wat er gebeurt als fpgs overbelast is??

T

Tan

Guest
Hallo vrienden,
Ik heb een question.Can iemand mij vertellen wat er gebeurt als FPGA overbelast is? Ik schrijf een aanvraag waarvoor mijn FPGA gekruist 100%. Ik ben benieuwd wat er gebeurt met de FPGA?

 
Are you serious?

I cant believe u dont begrijpt wat uw implementatie tools gewoon aangegeven.

Eigenlijk wat je wordt verteld is dat het apparaat dat u hebt gekozen is niet groot genoeg om de hardware gaat uw code te genereren uit te voeren.U moet ofwel proberen om je code te optimaliseren, uw lay-out, of verhuizen naar een groter apparaat.

Met betrekking tot wat er gebeurt met de FPGA .... niets, omdat het gewoon geladen worden met bit stream.

E

 
niets, zult u niet in staat zijn te genereren *. RBF of *. bit bestand

 
Je kunt nooit overbelasting van de FPGA.je kunt niet branden at all.Je moet een ander doel of FPGA proberen om het ontwerp te optimaliseren.

 
sorry voor mijn late antwoord,
eigenlijk wat er gebeurd was, toen ik gesynthetiseerd mijn programma was het zien als 110%.
dus ik had deze twijfel,
mijn vraag is zal mijn gereedschap XILINX optimaliseren mijn ontwerp meer om te passen in FPGA of moet ik mijn ontwerp te optimaliseren mijn heroverweging van mijn code?

Laat het me weten ...

 
De ISE zal doen wat optimalisatie en possiblely vermindert u het ontwerp tot <100%.
Als het niet kan, zal de tool vertellen.
Hoe dan ook, krijgt u geen uw timing sluiting voor dat soort middelen gebruik.

 
ISE zal doen wat optimiztion, maar je max ontwerp moet ongeveer 85% worden van gerichte FPGA

 
In het geval van Xilinx: vergeet niet dat de router is geneigd om "uit te breiden" de logica in alle beschikbare middelen.Dus zelfs als de bezetting van de beschikbare plakjes heeft bereikt 100% dat betekent niet dat je bent bijna een volledige FPGA.Er zijn switches "pack verbonden logica" dat verder kan dwingen de router om de zaken dichter bij elkaar te zetten en meer van de logica gebruik binnen elk segment.

Natuurlijk kan dit ten koste van sommige moeilijker routing, dwz hetzij meer compilatie tijd of langzamer logica snelheid.

Dus check het aantal flipflops en LUTS, niet het totale slice gebruik het percentage verslagen na routing.En natuurlijk het% van schaarse middelen zoals blok rammen en andere speciale componenten.

 
In dit geval, wanneer FPGA overbelast is .... betekent dat uw code ontwerp zal niet passen in het apparaat dat u hebt gekozen ...........

je hebt gekozen voor een dergelijk apparaat, die niet groot genoeg is om de hardware gaat uw code te genereren uit te voeren.U moet ofwel proberen om je code te optimaliseren, uw lay-out, of verhuizen naar een groter apparaat..............

of koos een ander apparaat dat hav e veel grotere capaciteit dan dit apparaat ......

Als FPGA is overbelast, dan doet u Canot de Place n Route, Mapping, dat voor u niet kan genereren. Bitmap-bestand ..............

Alleen u kunt de hardware ...........

de code is niet krijgen doen geladen ........

 
Ik kwam te weten dat het aantal DSP's maken verschil of de FPGA overbelast is of niet ..
en nog een ding ....
1.is het waar dat beetje bestand wordt gegenereerd, zelfs als het aantal plakken is gewoon meer dan 100 ie is 102%.?

 
Nee, als het gebruik van een bron is> 100% bij de PAR stadium een juiste beetje bestand kan niet worden gemaakt met alle middelen.U kunt geen gebruik maken van een onderdeel dat niet bestaat.

 
Als u gebruik maakt van geheugen, alleen controleren of het geheugen zit in het CLB of het geheugen blokken.Als het geheugen verbruiken CLB de codering stijl van het geheugen te veranderen om deze te verplaatsen naar het geheugen blokken.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top