waarom??

[Analog_IC]

Q1.Om dit te bereiken highe winst in spanning AMPLIFER de uitgang van de weerstand wordt verhoogd.
En verhoging van de output weerstand kan lijken op de snelheid van het circuit vrij te maken
vatbaar zijn voor de belasting capaciteit.waarom??

Q2.Totaal bias stroom in opgevouwen cascode geval hoger is vereist dan in eenvoudige cascode stadium dezelfde prestaties te bereiken.waarom??

 

[winderig]

Op vraag 1, is het equivalent huidige bron van de transistor model het besturen van een weerstand parallel met een condensator.Omvorming van de huidige bron en de parallelle weerstand in een equivalente spanningsbron in serie met de weerstand.Dan is de condensator vormen een low pass RC netwerk voor het signaal te passeren.Dit beperkt de frequentie respons.Voor grotere weerstand waarden van de capaciteit maakt een lagere frequentie low pass filter.

 

[tia_design]

Neem diff pair bijvoorbeeld, in het algemeen, de winst is GM * Rout, dus hoe hoger het rendement weerstand, hoe hoger de winst.En output node is dominant paal, het is 1 / (Rout * (Hof CL)), kunt u zien, wanneer belasting capaciteit wordt verhoogd, de tijd constant is verhoogd, waardoor de bandbreedte betekent verlaagd.

 

[Srivatsan]

Q2:
Ans: Met betrekking tot de figuur 6.1-9 in CMOS Analog Circuit Design (Allen en Holberg), is het heel duidelijk de plaats van de twee takken van MOS in cascode configuratie, in opgevouwen - cascode je twee meer takken aan de "ondersteuning van niet - gevouwen "deel van de gevouwen cascode, dat wil zeggen, meestal de input transistoren.Vandaar dat de huidige stijging (in totaliteit).

Hope this ruimt het probleem.

Srivats