Waarom time data type is 4-staat in het systeem verilog?

[yourcheers]

Heeft elk orgaan heeft enig idee over waarom TIME datatype is 4-staat in Systeem verilog. Het is zinvol om "Logic", "Reg" & "Integer" 4-toestand. Maar waarom TIJD?

 

[dave_59]

De tijd gegevenstype is een synoniem voor reg [63:0] Dit is de manier waarop het is gedefinieerd in Verilog, die had slechts 4-state waarden. Oorspronkelijk tijd en geheel getal waren on-en kleinbedrijf, zodat de uitvoering kan kiezen voor maten die waren optimaal voor een bepaalde implementatie, maar werden later bevestigd aan 64-bits in de IEEE. SystemVerilog introduceerde 2-state waarden, maar kon niet wijzigt de definitie van tijd voor achterwaartse compatibiliteit.

 

[yourcheers]

Hoi Dave Rich, Bedankt voor de uitleg. Alleen mensen die getuige waren van de evolutie van de SV kan beantwoorden deze. Bedankt voor de hulp.