Waarom is deze verschuiving in Gevouwen Cascode Structuur

K

kumar123

Guest
Hoi,
Ik heb ontworpen (NMOS input huidige spiegel o / p fase) Gevouwen cascode signle eindigde stadium, na het doen van simulaties ik heb andere kwestie waargenomen zoals

kan werken gedurende VCM van 0,75 tot 1.8V (zoals levering vltage is 1.8V)
deze VCM ik ben variërend Vdiff ook om er zeker van te maken tot welke waarde van alle transistoren in verzadiging.

IP = VCM Vdiff
IN = VCM - Vdiff
Vdiff -----> variëren van-50mV tot 50 mV @ verschillende VCM

1e Experiment:
VCM = 0,75 Vdiff variëren tussen-50mV tot 50 mV
Resultaten: alle transistoren in verzadiging tussen-1mV tot 1 mv
2e Experiment:
VCM = 1.8 Vdiff variëren tussen-50mV tot 50 mV
Resultaten: alle transistoren in verzadiging tussen-0.25mv te 1.75 mv

waarom is de verschuiving van links naar rechts (in plaats van uniforme rond Vdiff = 0 as), zoals gewijzigd tot op zekere VCM hoge waarde?

kan iemand commentaar op dit?

 
moeilijk te zeggen zonder simulatie.

deze asymmetrie leidt tot een conclusie dat het slechts een deel van het circuit dat niet symmetrisch is veroorzaakt het probleem - de uitgangsstroom spiegel voor single-ended output.Een mogelijkheid is dat wanneer uw VCM is hoog, vertekenende stroom voor de input differentiële pair hoger wordt (als de weerstand van de uitgang van de huidige bron transistors klein), dus de meer kritische kant van de uitgangsstroom spiegel (de een is dat niet de output ) niet voorziet in een stroom met spanning hoofdruimte toegestaan.In dat geval moet men gebruik maken van grotere transistors in de productie, en beter de huidige bron aan de ingang.

Eens te meer is het moeilijk om meer zonder simulatie zeggen.

 
Hoi

de bijgevoegde schema, waar in al heb ik gebruikt Transistors Aspect ratio is gelijk ik ben observeren geringe afwijking in de huidige door hen zoals hieronder vermeld, is dat het probleem veroorzaakt van asymmetrisch Vdiff (VP-Vn)?
zo ja hoe dit op te lossen?

Hieronder zijn de operationele punt stromen via de respectieve transistors

@ VCM = 0.75V Vdiff = 0
----------------------------
M9 40,0289 UA (Tranistor voor VP)
M10 40,0276 UA (Tranistor voor VN)

M0 -101.759 uA
M1 -101.748 uA

@ VCM = 1.8V Vdiff = 0
----------------------------

M9 42,6044 uA
M10 42,5979 uA

M0 -101.836 uA
M1 -101.827 uA

bedankt
Kiran
Sorry, maar je moet inloggen om deze gehechtheid

 
Wat zijn de waarden van Vout1 en Vout2 voor VCM = 0.75V en VCM = 1.8V?

 
malizevzek wrote:

Wat zijn de waarden van Vout1 en Vout2 voor VCM = 0.75V en VCM = 1.8V?
 
Dit effect houdt verband met CMRR.Dit betekent dat door het veranderen van VCM u de ingang wordt gewijzigd in verband offset van versterker.
Ter verbetering van CMRR dient u te bewegen in deze beide richtingen:
1) Zorg beter staart huidige bron.U moet stroombron met een hoge Rout.Dus geen gebruik van minimale lengte transistoren in de staart van de huidige bron circuit.Het is beter om gebruik cascode of gereglementeerde huidige bron.
2) Afname input verband gecompenseerd door gemiddelde van differentiële input paar maten.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top