Waarom geen negatieve spanningen in CMOS circuits?

[jgrant3]

Hallo.

Kan iemand mij uitleggen waarom de negatieve spanningen niet worden vaak gebruikt met CMOS IC-chips?Waarom is de technologie altijd beschreven als 0-3,3 V of 0-5 V bijvoorbeeld?

Ik vraag omdat mijn collega een topologie die is voor een 0.35 um proces heeft gevonden die werkt voor -1,5 V tot 1,5 V echter voor 0 -3,3 V dezelfde topologie werkt niet.Zeker met negatieve spanningen beschikbaar maakt het leven eenvoudiger?

Bedankt

 

[elbadry]

Ik denk dat het vooral een kwestie van compatibiliteit met digitale processen.Voor digitale ontwerp, is er geen behoefte aan een-ve potentieel.Bovendien is het duurder om dubbele leveringen hebben dan een enkele levering plus aarde hebben.

 

[jgrant3]

elbadry wrote:

Ik denk dat het vooral een kwestie van compatibiliteit met digitale processen.
Voor digitale ontwerp, is er geen behoefte aan een-ve potentieel.
Bovendien is het duurder om dubbele leveringen hebben dan een enkele levering plus aarde hebben.

 

[PoojanWagh]

Voor mij, met positieve of negatieve spanningen is een kwestie van conventie.

Het algemeen, in CMOS-ontwerp, is er een aanbod, een grond, en eventueel een common-mode referentienummer (meestal midden-aanbod).Dit kan net zo goed worden vertaald naar een positieve levering, een negatieve levering, en een 0-V grond.

Als u mij een circuit dat 0 V en 3,0 V rails heeft, kan ik het werk net zo goed af van -1,5 V en 1,5 V rails.

In draagbare toepassingen (wanneer er geen aarde de grond), is er niets aan referentie absolute grond, zodat het circuit zal niet weten het verschil.In dit geval is de negatieve kant van de batterij worden genomen 0 V, en de positieve te VBAT.We kunnen net zo goed noemen-VBAT / 2 en VBAT / 2.

Het is slechts verdrag.
--
Poojan
http://www.circuitdesign.info

 

[rfsystem]

Alle actieve apparaten in CMOS kon niet worden geëxploiteerd onder het substraat van het silicium.Dus de meest negatieve voorziening is aangesloten op dit substraat en vaak VSS.

Voor geluid afwijzing reden in analoge schakelingen er kan ook een virtuele grond, die door schone circuits buiten en gebufferd tot interne en als verwezen wordt.

 

[electronrancher]

Ja, dat is rfsystem correct.Een typisch NWELL proces met een p-type substraat moet de ondergrond te worden aangesloten op het laagst mogelijke.Anders zal u de PN diode van substraat aan uw NWELL.

Er zijn ook N-substraat proces (PWELL) dat de ondergrond wordt aangesloten op het hoogste potentieel, maar ze zijn oud en uit de stijl.

 

[leo_o2]

Ik ben het eens met electronrancher.
U kunt overwegen normale NMOS.Het lichaam diode zullen worden-bevooroordeeld als de afvoer negatief is.

 

[jgrant3]

electronrancher wrote:

Ja, dat is rfsystem correct.
Een typisch NWELL proces met een p-type substraat moet de ondergrond te worden aangesloten op het laagst mogelijke.
Anders zal u de PN diode van substraat aan uw NWELL.Er zijn ook N-substraat proces (PWELL) dat de ondergrond wordt aangesloten op het hoogste potentieel, maar ze zijn oud en uit de stijl.

 

[drDOC]

Ja, maar heel erg zeker van zijn dat het grootste deel van de verbindingen NMOS (de p-substraat of pwell) worden vervolgens aangesloten op de bron of de laagst mogelijke IG-1.65V.Meeste similators sluit de bulks van NMOS aan GND.Als GND is niet de laagst mogelijke moet je h (at) ck uw simulator.

En een CMOS-chip zou moeten werken zo lang een voedingsspanning wordt van gnd naar VDD.