waarom deze gate count verschil

[eda_wiz]

hi, Als ik de synthese van dezelfde rtl-code voor verschillende ASIC bibliotheken in leornad0. Ik krijg verschillende gate telt. Is er iemand die weet waarom is dit. tnx

 

[linuxluo]

Hallo, De poort nummer je bedoelt is hoe te berekenen? Maar je kunt ervoor zorgen dat als je gebruik maken van verschillende gieterij lib, het resultaat zou anders zijn, omdat de cel lib bieden is anders.

 

[eda_wiz]

hi, is het HDL sysnthezised te gatelevel netlist door de tool. We gebruiken verschillende gieterij bibliotheken, zodat het kan worden vervaardigd met verschillende procestechnologieën. Maar kan het hek echt tellen veranderen? Corrigeer me als ik verkeerd tnx

 

[sandusty]

Vergelijk deze twee bibliotheken die u zult de resultaten moeten anders zijn. Alle poorten 'timing, in de ... zijn verschillend en je weet niet hoe de synthese tools de zak-packing probleem op te lossen ...

 

[maniasonic]

hi, componenten in de bibliotheek is leverancier afhankelijk is, zo is de synthese resultaat.

 

[ymli]

verschillende bibliotheken kunnen verschillende componenten, ex, in de Bibliotheek A: NAND2 is opgenomen in Bibliotheek B: NAND2 is niet inbegrepen in uw ontwerp kunt u een heleboel NAND2 poort te gebruiken, wanneer dit NAND2 poorten worden toegewezen aan de bibliotheek doelstelling voor Bibliotheek A: synthesizer gewoon gebruik maken van de NAND2 poort, want Library B: synthesizer kunnen gebruik maken van NAND3/NAND4 te NAND2 implementeren in uw ontwerp. Wanneer het berekenen van de gate count, nu krijg je andere resultaten. Veel succes