vreemd postsimulation resultaten

[lhlbluesky]

Ik gebruik voor mijn kaliber PEX postsimulation lay-out, maar ik vind een vreemd probleem.

voor sub-blok A en sub-blok B, toen ik pak het aparte PEX calibreview voor A en B, en simualte, de resultaten zeer slecht zijn, resolutie van 10bit (presimulation) naar 6BIT (postsimultion) of minder, terwijl, nadat ik maken een subcircuit met A en B (voor ex: de naam C, C bevat twee sub-blok calibreview A en B) en simuleren, de resultaten te verbeteren veel, resolutie van 10bit (presimulation) naar 8bit (postsimultion) of zo, waarom?wat is de reden?

als ik wil zien een sub-performance blok (voor ex: A) door postsimulation, wat moet ik doen?Als ik calibreview van A en andere sub-blokken met schematische in presimulation (zonder parasieten), dan lopen simulatie met een config testbench, is het postsimulation resultaat betrouwbaar?of enige andere manieren beschikbaar?

Bovendien, als ik een aantal sub-calibreview blokken 'en schematisch overzicht van de andere blokken in presimulation, en run simulatie voor mijn hele circuit, dan zullen de resultaten betrouwbaar?

tenslotte, hoe het optimaliseren van de lay-out voor betere circuit prestaties?hoe fix die de belangrijkste kabels en netten in de lay-out?

pls help me, thanks in advance.

 

[lhlbluesky]

any ideas?of advies?

 

[Old Nick]

Ik denk dat je het over post-layout simulatie, lay-out en pre-simulatie.

Ik zou moeten zien uw schema, layout en simulatie-bestanden enz. voordat ik kon reageren op de redenen voor de slechte prestaties.

Wel moet je post lay-out simulatie worden de nauwkeuriger van de twee.

Om de prestaties te verbeteren, volg goede lay-out richtlijnen, proberen en aparte analoge en digitale blokken / interconnects zoveel mogelijk.Kijk naar de uitgepakte parasieten, en probeer capaciteit en weerstand van tracks te minimaliseren, gebruik van gemeenschappelijke zwaartepunt lay-outs.
Ook lawaai simulaties uitvoeren om slecht presterende blokken te vinden, veranderen transistor lijmen enz. enz. tot een minimum te beperken

 

[lhlbluesky]

maar voor een korte draad in de lay-out, zijn er veel van parasitaire weerstand en cpacitor, en ik kan niet identificeren hen, en weet niet hoe ze te minimaliseren, is er een methode?
bovendien, zoals u zegt, simulaties uitvoeren lawaai te vinden slecht presterende blokken, maar hoe dit te doen?
hoe doen lawaai simulaties voor mijn circuit?en van voorbijgaande aard of de frequentie ruis ruis?en hoe vinden slecht presterende blokken volgens lawaai simulaties?pls help me again.bedankt.

 

[davidli]

Ik denk dat het is aan wat voor soort circuit, misschien wel de lasten verschillend zijn en vervolgens de resultaten zijn verschillende

 

[lhlbluesky]

ook dezelfde vraag: hoe de lay-out voor betere prestaties en lagere circuit parasitaire effect te optimaliseren?en wat voor soort parasieten zijn de belangrijkste factor voor invloed circuit prestaties degration, en hoe die te vinden?