Vraag over Xlinx Timing Constrain

[EDA_hg81]

Weinig modules in mijn code als module 1, module 2 en module3.

Alleen module 1 en module 2 zijn fysieke verbindingen.

Maar waarom Xlinx Timing Constrain analyzer toont alle timing fouten zelfs voor verbindingen tussen Module1 en module 3?

Zij moeten niet worden aangesloten.

Waarom?

Al uw suggesties zijn waarderen.

 

[EDALIST]

probebly u gebruik maken van een gemeenschappelijk kloksignaal voor hen allen.

 

[Blowfishie]

Antwoord EDALIST klinkt goed, maar als je wilt timing beperkingen en fouten te begrijpen, heb ik iets voor u ...

Hier is een link naar een document met een beschrijving SUPERB statische timing in Xilinx apparaten, het instellen van beperkingen en wat ze doen.Het omvat ook de foutmeldingen en de timing rapporten, zodat u uw logica kan optimaliseren.
ftp://ftp.xilinx.com/pub/documentation/misc/timingcsts6i.pdf

 

[jay_ec_engg]

Zo niet klok dan atleast zal er een gemeenschappelijk signaal aangesloten op zowel de blokken .... en de STA hulpmiddel zal blijken dat pad ...kunt u zien dat in de unconstraint pad verslag ...

 

[EDA_hg81]

Weet u warm om Logic niveau in Xilinx ISE veranderen?

 

[shoufeng_luo]

U kunt dubbelklikken het submenu "toewijzen pakket pinnen" en kunt u de logica type.