Vraag over synthesizinggate niveau netlist

[ASIC_intl]

Ik heb een gesynthetiseerd hek niveau netlist.Vanaf dat ik netlist wilt maken een andere poort niveau netlist waar de klok priod zullen een hogere duren dan de vroegere poort-niveau netlist die ik heb met me nu.Is er een manier om dat te doen met een synthese-tool?

Bedankt
ASIC

 

[VitalyM4]

Hallo, veranderen klok periode, controleer report_timing, als er geen speling strijd is met nieuwe frequentie, ik denk dat je hoeft niets te doen.
Welke tool gebruik je?

 

[ASIC_intl]

Hoi

DC wordt gebruikt.

De poort niveau netlist die ik nu werd gegenereerd uit een aantal fundamentele RTLS.Ik heb niet de belangrijkste RTLS nu.Als ik synthetiseren met de nieuwe klok periode nemen van deze poort niveau netlist (die ik heb met me nu) als de input ik het volgende probleem zal worden geconfronteerd.De gesynthetiseerde netlist zal zeker hebben de nieuwere klok periode, maar de nieuwe netlist dat ik zal synthetiseren mag niet worden geoptimaliseerd in termen van GATE telt en macht.Ik bedoel om te voldoen aan de nieuwe timing van de synthese tool zal niet in staat zijn om de onnodige poorten die reeds aanwezig zijn in de poort niveau netlist die ik bij me heb verwijderen.

Ik heb de beste gesynthetiseerd netlist met nieuwe klok periode als ik de originele RTLS zou hebben.

Ik denk dat ik in staat ben om u duidelijk begrepen.Zo niet informeer mij.

 

[silencer3]

nemen de netlist en doe een incrementele samenstellen door middel van een nieuwe klok periode.als deze nieuwe doelstelling frequentie lager is dan de oorspronkelijke netlist voldaan; doelstelling voor ruimte optimalisatie.zodra u get het gebied geoptimaliseerde netlist na de incrementele compileren, timing controleren.indien timing passeert, dan hebt u een model dat de nieuwe doelstelling en met minder ruimte voldoet

 

[ASIC_intl]

Wat bedoel je met incrementele compil hier?Ik krijg niet uw punt stap voor stap

 

[Shaista]

hallo iedereen Ik wil weten hoe dat zou ik gaan studeren xilinks en synthese tool im het starten van een project op verilog ontwerp op basis van zo dat is waarom ik nodig heb

 

[ASIC_intl]

Hoi
silencer3
kunt u alstublieft duidelijk it out?

 

[Kaustubh]

Dit is mijn begrip van uw vraag (correct me als ik fout ben!): U eigenlijk wilt een netlist die overeenkomt met de hoogste frequentie mogelijk.
Kortom, het is een trial and error aanpak .. je blijft geven afnemende waarden voor de periode in uw "create_clock" commando en vervolgens genereert een rapport timing .. (met behulp van "report_timing" commando) om te controleren of er sprake is van overtredingen ...de waarde van de periode die net genereert een timing overtreding moet overeenkomen met uw best mogelijke frequentie ...