vraag over de eerste verklaring

[Beowulf]

Hoe is de eerste 'de verilog' verklaring uitgelegd door Synopsys.Ik heb verschillende meningen gehoord, sommige zeggen dat het niet synthetiseerbare sommigen zeggen het is.
Laat het me weten.

Ook waar zou ik een lijst vinden van verklaringen (Verilog) die synthetiseerbare zijn en hoe ze worden geïnterpreteerd door Synopsys.

Bedankt,
Beowulf

 

[no_mad]

Als ik me niet vergis, dont gebruik ik de eerste voor RTL-code omdat het niet synthetiseerbare is.

Ik gebruik het alleen in mijn testbenches voor simulatie en in gedragsmatige code.'eerste' verklaring is te gebruiken om ur-ingang van een ontwerp in simulatie initialiseren.

Corrigeer me als ik verkeerd ben.

-no_mad

 

[pandora]

wanneer ik schrijf RTL-code, niet gebruiken "initiële"
"oorspronkelijk" alleen gebruiken voor simulatie en debuggen

 

[Shakalaka]

mijn exoerience ... met

Eerste verklaring in Verilog is puur voor gedrags modelleren ... ... en niet voor RTL ....

thnx

 

[stormwolf]

Initiële kan niet synthese, als je wilt verbeteren je RTL codering stijl, moet u eerst te lezen RMM,
die zeer goed is voor de newbie.

 

[Beowulf]

stormwolf wrote:

Initiële kan niet synthese, als je wilt verbeteren je RTL codering stijl, moet u eerst te lezen RMM,

die zeer goed is voor de newbie.

 

[jelydonut]

RMM is het hergebruik Methodologie Handboek ..

Zijn beschikbaar in de Ebooks sectie.

hxxp: / / www.edaboard.com/viewtopic.php?t=53588

Misschien wilt u kijken op de Verilog Synthese Primer ook ..

jelydonut

 

[atulgadgil]

Eerste verklaring is genegeerd door Synopsys (elke synthese tool).
U kunt de eerste verklaring alleen in testbench / etc testcase, niet in RTL.
Probeer enkele elementaire boeken over Verilog of verwijzen naar Solvnet

- A

 

[Beowulf]

Ik dank u allen voor de antwoorden en de verwijzing naar RMM.

Kan iemand me helpen toegang Solvenet, er is heel veel info daar en ik kan mijn eigen account, maar ik heb geen toegang tot de Synopsys licentie.

Bedankt
Beowulf

 

[shashi_reddy21]

eerste kunnen niet gesynthetiseerd, u beter gebruik toewijzen en altijd voor het coderen. vervolgens u dingen kunt ontwerpen met altijd en toewijzen ..

 

[Beowulf]

shashi_reddy21 wrote:

eerste kunnen niet gesynthetiseerd, u beter gebruik toewijzen en altijd voor het coderen. vervolgens u dingen kunt ontwerpen met altijd en toewijzen ..

 

[eternal_nan]

Hi Beofulf,

U kunt niet afleiden van een betrouwbare klok generatie circuit door het schrijven van RTL.Dit is meestal met behulp van kristallen en PLL's in het echte ontwerpen.

 

[no_mad]

U kunt geen toewijzen verklaring in de "altijd" te blokkeren.

"toewijzen" is voor combonational logica ontwerp.
"altijd" verklaring zijn altijd beschikbaar voor uitvoering.Elke keer als de input in de senstivity lijst te wijzigen.Voor meer details, ik denk dat u kan lezen van een verilog boeken of gebruiken zoekmachines om het te vinden.

 

[ikru26]

Dit zijn enkele tips van mijn kant, terwijl u synthetiseerbare codes schrijveni # itial alleen gebruikt in testbanken.# Evenementen zinvoller voor het synchroniseren van testbank onderdelen

# Real datatype niet ondersteund.# Tijd datatype niet ondersteund# Orce en het vrijgeven van data types niet ondersteund# toewijzen en deassign van reg datatypes wordt niet ondersteund.Maar toewijzen op draad data type wordt ondersteund

# rk deelnemen Use nonblocking opdrachten om hetzelfde effect.# ITSLUITEND gate niveau primitieven worden ondersteund

# UDP en tabellen worden niet ondersteund.

 

[Beowulf]

Bedankt allemaal voor het antwoord
1.Heeft Synopsys hebben een lijst van verilog constructies die kunnen worden gesynthetiseerd?

2.Kan iemand me helpen toegang Solvnet site?Ik heb niet de licentie # verplicht te registreren.

B

 

[shashi_reddy21]

CLK is niet synthetiseerbare en wij zijn niet van plan het te gebruiken in de synthese, CLK wordt gegeven op niveau door PLL-chip met behulp van oscillator, so u dont worry abt CLK, maar ons is simualtion om de functionaliteit te controleren

 

[roger]

Beowulf schreef:

Bedankt allemaal voor het antwoord

1.
Heeft Synopsys hebben een lijst van verilog constructies die kunnen worden gesynthetiseerd?2.
Kan iemand me helpen toegang Solvnet site?
Ik heb niet de licentie # verplicht te registreren.B

 

[vikram161]

Beowulf schreef:

Hoe is de eerste 'de verilog' verklaring uitgelegd door Synopsys.
Ik heb verschillende meningen gehoord, sommige zeggen dat het niet synthetiseerbare sommigen zeggen het is.

Laat het me weten.Ook waar zou ik een lijst vinden van verklaringen (Verilog) die synthetiseerbare zijn en hoe ze worden geïnterpreteerd door Synopsys.Bedankt,

Beowulf

 

[satya_422]

eerste is niet gesynthetiseerd en dit is zijn gebruikt bij de testbank
en het is slechts een keer uitgevoerd

en vooral gebruikt voor het initialiseren van de waarden.

als ik het mis heb corrigeer me

bedankt.Beowulf schreef:

Hoe is de eerste 'de verilog' verklaring uitgelegd door Synopsys.
Ik heb verschillende meningen gehoord, sommige zeggen dat het niet synthetiseerbare sommigen zeggen het is.

Laat het me weten.Ook waar zou ik een lijst vinden van verklaringen (Verilog) die synthetiseerbare zijn en hoe ze worden geïnterpreteerd door Synopsys.Bedankt,

Beowulf