D
davyzhu
Guest
Hi all,
Ik wil vouwen Verilog-code in gvim.
De Verilog-code clausule is "begin" - "einde" pair.Is er een tutorial over hoe de vouwen in GVim gebruiken?En heeft GVim ondersteuning "begin" - "einde" pair vouwen?Bedankt!
BTW, mijn GVim versie is 6.2.
Met vriendelijke groet,
Davy
Ik wil vouwen Verilog-code in gvim.
De Verilog-code clausule is "begin" - "einde" pair.Is er een tutorial over hoe de vouwen in GVim gebruiken?En heeft GVim ondersteuning "begin" - "einde" pair vouwen?Bedankt!
BTW, mijn GVim versie is 6.2.
Met vriendelijke groet,
Davy