Voorloopnul anticipator

[Galos]

Hoi, Kan iemand me helpen met de verilog code van voorloopnul anticipator. Zijn werk lijkt een beetje lastig! Elke vorm van hulp wordt gewaardeerd ... Thanks

 

[j_andr]

Hallo, Kan iemand me helpen met de verilog code van voorloopnul anticipator. Zijn werk lijkt een beetje lastig!

google? niet zeker of het onderstaande is wat je nodig hebt, maar het is lastig ... en vrij snel, in het algemeen - een '1 'op positie' i 'in de input vector stelt '1' op positie 'i' in de output vector en zet alle uitgangsbits onder 'i'; [syntax = verilog] module leading_zero (ingang [BIT_W-1: 0] d_in, output reg [BIT_W-1: 0] d_out, output reg [NR_W-1: 0] nr_of_zero, output reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CLR; genvar i; genereren for (i = 0; i