VHDL Vraag: case-statements

[Smuggl0r]

Hoi,
Ik vroeg me af wat.Als ik een bepaalde code als volgt uit:

proces (CLK)
beginnen

Signaal is zaak

wanneer SignalCase1 =>
Signaal <= SignalCase2;

wanneer SignalCase2 =>
Signaal <= SignalCase3;

wanneer SignalCase3 =>
null;

end case;

einde proces;

Nu, wat deze code zou moeten doen is, op elke verandering van de klok (CLK), Als het signaal gelijk is aan SignalCase1 dan Signal = SignalCase2, en hetzelfde ook voor de volgende verklaring.Nu, zeggen de code leerde SignalCase1, en het stel Signaal SignalCase2, zou het gaan rechtstreeks naar de SignalCase2 verklaring, aangezien die voorwaarde is nu voldaan?Of zou het einde van de case-statement, en wacht tot de volgende klok te veranderen?
Alle hulp welkom.
Bedankt.

Smuggl0r