VHDL voorbeelden

[Gawad]

Dear all,

I, ve klaar studeren VHDL, en ik moet oefenen, dus ik moet een aantal voorbeelden niet

zo moeilijk en ook niet zo gemakkelijk als fulladder ....

Geef een link

bedankt voor hulp,

 

[amaccormack]

Uitvoering van een volledige opteller in VHDL ontbreekt het punt van HDLs ...

a <= b c;anyway, probeer opencores.org: er zijn tal van VHDL voorbeelden daar.

 

[echo47]

Je hebt ideeën voor kleine design projecten?Probeer te denken aan iets leuks, misschien in verband met een van uw hobby's.Misschien een muzikale toon generator, of een digitale timer voor sportevenementen, of een spel met LED's en knoppen.Maak het zo simpel of zo ingewikkeld als u wilt.

 

[au_sun]

hi Gawad,
u look in dit boek
De Designer's Guide to VHDL
door Peter J. Ashenden,

U Got veel oefening die zal maken om te denken,
Het heeft een aantal interessante oefeningen u kunt gebruik maken van het ontwerp en ur vaardigheden in VHDL te versterken,

Er zijn ook enkele universitaire websites die bieden cursus in VHDL,
ze hebben ook een aantal gepost specificatie voor kleine ontwerpen, kunt u er naar kijken

ALL THE BEST

 

[sa007jbond]

- Examles van 74xx00

LIBRARY IEEE;
GEBRUIK ieee.std_logic_1164.ALL;

ENTITY C00 IS
PORT (P1A, P1B, P2A, P2B, P3A, P3B,
P4A, P4B: IN std_logic: = 'U';
P1Y, P2Y, P3Y, P4Y: OUT std_logic);
einde C00;

ARCHITECTUUR VAN Behav C00 IS
beginnen

P1Y <= P1A nand P1B;
P2Y <= P2A nand P2B;
P3Y <= P3A nand P3B;
P4Y <= P4A nand P4B;
einde Behav;Toegevoegd na 2 minuten:- Examles van 74xx245

LIBRARY IEEE;
GEBRUIK ieee.std_logic_1164.ALL;

ENTITY C245 IS
PORT (GN, DIR: IN std_logic: = 'U';
A1, A2, A3, A4, A5, A6,
A7, A8, B1, B2, B3, B4,
B5, B6, B7, B8: INOUT std_logic);
einde C245;

ARCHITECTUUR VAN Behav C245 IS
beginnen
A1 <= B1 wanneer (DIR = '0 'en GN = '0') else 'Z';
A2 <= B2 wanneer (DIR = '0 'en GN = '0') else 'Z';
A3 <= B3 wanneer (DIR = '0 'en GN = '0') else 'Z';
A4 <= B4 wanneer (DIR = '0 'en GN = '0') else 'Z';
A5 <= B5 wanneer (DIR = '0 'en GN = '0') else 'Z';
A6 <= B6 wanneer (DIR = '0 'en GN = '0') else 'Z';
A7 <= B7 wanneer (DIR = '0 'en GN = '0') else 'Z';
A8 <= B8 wanneer (DIR = '0 'en GN = '0') else 'Z';
B1 <= A1 wanneer (DIR = '1 'en GN = '0') else 'Z';
B2 <= A2 wanneer (DIR = '1 'en GN = '0') else 'Z';
B3 <= A3 wanneer (DIR = '1 'en GN = '0') else 'Z';
B4 <= A4 wanneer (DIR = '1 'en GN = '0') else 'Z';
B5 <= A5 wanneer (DIR = '1 'en GN = '0') else 'Z';
B6 <= A6 wanneer (DIR = '1 'en GN = '0') else 'Z';
B7 <= A7 wanneer (DIR = '1 'en GN = '0') else 'Z';
B8 <= A8 wanneer (DIR = '1 'en GN = '0') else 'Z';
einde Behav;

 

[kang_computer_01]

u kunt zien op http://www.csee.umbc.edu/help/VHDL/samples/samples.shtml