VHDL ==> Verilog (willen leren verilog, die momenteel worden gebruikt vh

[s3034585]

Hi guys
kan iemand mij vertellen hoe verschillend is verilog van VHDL.Ik gebruik VHDL om rustig een tijdje en nu wil ik leren verilog.ze totaly diff of mijn VHDL begrip zal nuttig zijn om te leren ....

laat het me weten ur adviezen over het ..

bedankt
Tama

 

[satyakumar]

Hoi,
Het is gemakkelijk te leren wanneer verilog ur vertrouwd met VHDL, De enige diff b / w hen is de juiste manier of opgesteld.

 

[s3034585]

Hi satyakumar
thnx for ur antwoord ...I couldnt krijgen wat bedoel je met zowel de manier waarop ze worden opgesteld.i mean wht is de diff hier ..kunt u uitleggen een beetje ...

bedankt
Tama

 

[itsthepip]

Hi dude

Eigenlijk, wanneer u weet VHDL, Verilog kunt u leren, maar door een beetje strijd ..... Vergeet de coderende deel .... Behalve de syntaxis .. ze zouden dezelfde bijna ...
Maar een ding wat ik had opgemerkt, is dat het moeilijk is om een verilog code die is geschreven in beavioural modus synthetiseren ... maar het is gemakkelijker in VHDL

 

[alpeshchokshi]

VHDL is zeer getypt taal ....overwegende verilog is gebaseerd op C. ...
als je weet C dan zijn eigenlijk veel gemakkelijker dan VHDL ...leren

 

[trendwest2]

pick-up twee boeken, een voor een voor VHDL en Verilog vindt u het anders.Kijk als je de vraag wat is het verschil tussen Engels en het Frans vragen