VHDL, variabele die zichtbaar is in meerdere processen

[karan1207]

Reageer met quote Bewerk / Verwijder dit bericht Verwijder dit bericht Meld dit bericht aan de moderators van dit forum kunt u kunt u voorstellen hoe in VHDL kan ik een variabele die zichtbaar is in meerdere processen van de verschillende componenten te definiëren, bijvoorbeeld, ik heb een gemeenschappelijke CLK

 

[farhada]

Hallo, Hier heb je je antwoord:

variabele, object declaratie gebruikt om een ​​identificatie te definiëren als een variabel object. Geen expliciete initialisatie van een object van het type T zorgt ervoor dat de standaard initialisatie op tijdstip nul te zijn de waarde van de variabele T'left Identifier: subtype_indication [: = expressie]; variabele count: integer: = 0; count: = count + 1; [ b] Een variabele kan worden verklaard als gedeelde [/b] en gebruikt door meer dan een proces, met de beperking dat slechts een proces kan de variabele in een simulatie cyclus toegang. gedeelde variabele identifier: subtype_indication [: = expressie]; gedeelde variabele status: status_type: = stop; status: = start; Let op: variabelen die aangegeven worden in de subprogramma's en processen moeten niet worden verklaard gedeeld. Variabelen die aangegeven worden in entiteiten, architecturen, pakketten en blokken moet worden verklaard gedeeld. Sommige analyzers / compilers kan verlangen gedeelde variabelen te worden 'beschermd'. Opmerking: Zowel signaal en variabel gebruik: = voor de initialisatie. signaal gebruikt