[VHDL] probleem tijdens de simulatie - opgelost

E

emefes

Guest
Hallo iedereen,

Ik werk op een pijpleiding die fasen worden beschreven met behulp van processen.Ik wil de 'transformatie' van deze processen in entiteiten die is nogal eenvoudig om te doen.Tot dan, geen probleem, zelfs wanneer ik compileer mijn mooie werk

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Maar het rare dingen gebeurt er als ik het simuleren.Twee van de vijf fasen verdwenen (in het project hiërarchie).Ik heb erop dat ze correct opgesteld en ze zijn.Natuurlijk heb ik ook vastgesteld dat ik correct geïnstantieert de componenten en ik denk dat ik deed ...
Weet iemand wat er zou kunnen maken van dit soort problemen gebeuren?
Laatst gewijzigd door emefes op 13 april 2004 16:16; bewerkt 2 keer in totaal

 
Ik gebruik Modelsim SE 5.8.- Bewerken:
Het was een fu ** ing entiteit naam probleem.Modelsim niet graag entiteiten genoemd decoderen of geheugen.Ik weet het: p

 

Welcome to EDABoard.com

Sponsor

Back
Top