VHDL-code voor seriële parallel out nodig

[dimitarlazarevski]

Zou iemand mij de code voor de serie in parallel uit. Het heeft tot 6 bit hebben uit data. De seriële in data moet ik hem door mijn hand in binaire code. Het bestuur is Xilinx Spartan 3E; chipset? XC3S100E; TQ144 BASYS (Basic System Board) Digilent Thank u

 

[jody]

kijk in www.opencores.org

 

[FvM]

Een basis serieel-naar-parallel conversie is slechts een paar regels code. Er kunnen andere eisen die u nog niet vertellen.

 signaal sr: std_logic_vector (5 downto 0); beginnen proces (clk); beginnen als rising_edge (clk) dan beginnen sr

 

[shnain]

Hoi, Net wat enhancments:

 signaal sr: std_logic_vector (5 downto 0); ... beginnen ... proces (clk, RST); beginnen als rst = '0 ', dan sr

 

[kalyansrinivas]

Ik denk dat je ingebouwde SerDes blokken (soft-blokken) te gebruiken. U kunt de primitieve definitie van Xilinx data sheet te nemen.