VHDL-code voor real-time klok

[mohan_ece]

i need VHDL-code voor real-time klok. plz snel sturen zeer urgent.

 

[jearome]

een real-time klok? een kristal oscillator is ok

 

[jimmy_tag]

Check this out, heb ik het op mijn Blog. zijn volledig synthetiseerbare. U kunt ook de video. codes: synthetiseerbare RTC in VHDL [/url]

 

[vipinlal]

Te zien of dit helpt: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL codering tips en trucs: Digitale klok in VHDL [/url] De code heeft de volgende uitgangen, seconden, minuten en hours.The ingang klok is 100MHz. maar de code kan eenvoudig worden aangepast voor een andere freq.

 

[permute]

Misschien ben je vergeten dat een simuleren? De seconden / minuten zal in plaats daarvan telt 58 59 60 1 van 58 59 0 1. Ik denk dat je bedoeld om variabelen en het blokkeren van opdrachten te gebruiken, maar gebruikte signalen en niet-blokkerende toekent.

 

[vipinlal]

verwisselen, doe ik mee eens. Er is een klein foutje in. Zal spoedig veranderen. thanks.

 

[permute]

Dat is een van mijn belangrijkste klachten over VHDL - "variabelen" hebben geen niet-blokkerend rechtverkrijgenden, en signalen kunnen niet worden verklaard lokaal tot een proces. De voornaamste drijfveer voor variabelen is simulatie prestaties, maar het ontbreken van een niet-blokkerende wijst betekent dat er locatie-afhankelijkheid van de opdrachten die niet bestaat voor signalen / poorten. Zijn vervelend omdat variabelen met het blokkeren van kent dragen een heleboel vervelende vangst op de juiste wijze gebruikt om eenvoudige logica af te leiden, en zal per ongeluk complexe logica als de ontwikkelaar maakt fouten af te leiden. Dat is niet een syntax fout of DRC kwestie. Het alternatief is om variabelen af te zien en een lagere simulatie prestaties te accepteren (en krijg leesbare code waar het duidelijk is wat de code leidt door een eenvoudige blik). Ik heb verschillende codering "normen". Degenen die zijn gericht op hergebruik zal benadrukken nooit met behulp van variabelen (binnen processen), want er zijn problemen met de noodzaak om te mixen het blokkeren / non-blocking toewijst. Ones gericht op de simulatie zal zich richten op alleen met behulp van variabelen als zodanig kan geven performance voordelen (in termen van sim).

 

[FvM]

Er is een klein foutje in. Zal spoedig veranderen.

Niet een klein foutje. De teller dragen logica is volledig erronous.

 proces (clk) - periode van CLK is 1 seconde. beginnen als (clk'event en clk = '1 '), dan sec

 

[vipinlal]

Ik ga akkoord, FVM. Gelieve de aangepaste code: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL codering tips en trucs: Digitale klok in VHDL [/url]

 

[jimmy_tag]

Check this out, ik heb het gepost op mijn Blog. zijn volledig synthetiseerbare. U kunt ook de video. codes: synthetiseerbare RTC in VHDL [/url]

Bekijk mijn bijgewerkte code voor de RTC met handmatige uur en minuten in te stellen. [URL = "http://jimmy-embedded-cn-vhdl.blogspot.com/2011/01/rtc-on-fpga-with-manual-set.html"] VHDL CODES: RTC met handmatige uur en min. set [ / URL]