VHDL-code voor (7,4) cyclische code generatie

[pardhu]

hallo vrienden Ik ben pardha Saradhi ...... i uitgevoerd de volgende code, maar de fout is "voorvoegsel van attribuut 'evenement moet een statische signaal naam".kunt u me helpen om deze syntax error .... dank uarchitectuur Behavioral van cyclisch is
signaal K, L, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;

beginnen
proces (D, G, klok)
functie and_2 (I0, i1: std_logic) return std_logic is
beginnen
return (I0 en I1);
einde and_2;
functie xor_2 (I0, i1: std_logic) return std_logic is
beginnen
return (I0 xor i1);
einde xor_2;
functie dffp (clk, I0: std_logic) return std_logic is
variabele o: std_logic;
beginnen

if (clk'event en clk ='1 '), dan
o: = I0;
anders o: ='0 ';
end if;
return o;
einde dffp;

beginnen
r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';
voor i in 3 downto 0 lus

r0i <= xor_2 (d (i), r2o);
r0 <= r0o;
r0o <= dffp (klok, r0i);
k <= and_2 (g (1), r0i);
r1i <= xor_2 (k, r0);
r1 <= r1o;
r1o <= dffp (klok, r1i);
l <= and_2 (g (2), r0i);
r2i <= xor_2 (l, r1);
r2o <= dffp (klok, r2i);
einde lus;
v (6) <= r0o; v (5) <= r1o; v (4) <= r2o; v (3) <= d (3);
v (2) <= d (2); v (1) <= d (1); v (0) <= d (0);
einde proces;
einde Behavioral;

 

[Marcel Majoor]

De fout die u verwijzen naar, omdat u de naam "CLK"
in plaats van uw signaal naam 'klok' van uw proces' gevoeligheid lijst.
Hier is een 'syntax controleerbare' versie van uw code (uitvoering mislukt).Ik heb een aantal signalen, zodat het kan compileren (Ik neem aan dat de ontbrekende signalen worden in de 'eenheid' van uw code.

Code:

-------------------------------------------------- --------------------------------

- Bedrijf:

- Engineer:

--

- Maak Datum: 09:29:54 07/04/2009

- Ontwerp Naam:

- Module Naam: Test - Behavioral

- Naam van het project:

- Target Devices:

- Tool versies:

- Omschrijving:

--

- Afhankelijkheden:

--

- Wijziging:

- Wijziging 0,01 - File Created

- Aanvullende Reacties:

--

-------------------------------------------------- --------------------------------

library IEEE;

gebruik IEEE.STD_LOGIC_1164.ALL;

gebruik IEEE.STD_LOGIC_ARITH.ALL;

gebruik IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment de volgende bibliotheek verklaring indien instantiëren

---- Een Xilinx primitieven in deze code.

- bibliotheek UNISIM;

- gebruik UNISIM.VComponents.all;entiteit Test

einde test;architectuur Behavioral van Testsignaal d: std_logic_vector (3 downto 0);

signaal g: std_logic_vector (2 downto 0);

signaal v: std_logic_vector (6 downto 0);

signaal klok: std_logic;signaal K, L, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;beginnen

proces (D, G, klok)

functie and_2 (I0, i1: std_logic) return std_logic is

beginnen

return (I0 en I1);

einde and_2;functie xor_2 (I0, i1: std_logic) return std_logic is

beginnen

return (I0 xor i1);

einde xor_2;functie dffp (clk, I0: std_logic) return std_logic is

variabele o: std_logic;

beginnenif (clock'event en klok ='1 '), dan

o: = I0;

anders o: ='0 ';

end if;

return o;

einde dffp;beginnen

r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';

voor i in 3 downto 0 lus

r0i <= xor_2 (d (i), r2o);

r0 <= r0o;

r0o <= dffp (klok, r0i);

k <= and_2 (g (1), r0i);

r1i <= xor_2 (k, r0);

r1 <= r1o;

r1o <= dffp (klok, r1i);

l <= and_2 (g (2), r0i);

r2i <= xor_2 (l, r1);

r2o <= dffp (klok, r2i);

einde lus;

v (6) <= r0o; v (5) <= r1o; v (4) <= r2o; v (3) <= d (3);

v (2) <= d (2); v (1) <= d (1); v (0) <= d (0);

einde proces;einde Behavioral;