VHDL-code Syn_Clear_set Teller??

[kyawsoelwin]

Pls check it out deze ingang wave vector bestand.<img src="http://images.elektroda.net/45_1230688883_thumb.gif" border="0" alt="VHDL code Syn_Clear_set Counter?? pls give me some idea" title="VHDL-code Syn_Clear_set Teller?? pls geef me een idee"/>
Ik wil het ontwerpen van een teller die begint te tellen bij die set pin = 1 en positieve opkomst rand van de klok.
Tot nu toe reset weer volgende cyclus van set pin.

als ik de gebruikte code

Quote:

if (set = 1) dan

if (clk'event en clk = '1 ')

 

[kyawsoelwin]

Hartelijk dank aan allen die Memebers bezoek aan mijn bericht.

Ik heb het nu!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />iemand die geïnteresseerd is in het, pls antwoord hier!
Ik zal u te delen in de volgende post.