Vertraging configuratie vullen door DLL

[Tetra]

Ik las in Xilinx data sheets dat ik de configuratie van de FPGA kan vertragen tot een interne DLL bereiken slot staat hoe kan ik dat doen.

 

[ZAPE]

DLL-macro's hebben een externe pin label "LOCKED".Deze pin blijft in een lage stand tot de dll gegenereerde klokken zijn stabiel (frequentie en duty cycle).

 

[Tetra]

Ik weet dat, dus moet deze pin ik koppelen aan externe uitgang pin en de controle van de ~ INT pin aan de DONE signaal vertraging?, Of er is een interne methode?

 

[ZAPE]

Sorry, ik denk dat ik niet begrijp je.Als u wilt KLAAR pin hoog te zijn na DLL sluizen, heb je een vakje voor dat in de opties voor het programma bestand generatie (ik BELIVE is het in de Startup sectie).