Verschil tussen HDL Simulatie% Gate Level Controle?

[giggs11]

Hi guys,

Ik wil graag weten over HDL simulatie proces.Hoe werkt het ...?Ik meestal gebruik van een FPGA ontwerp entry tool zoals QuartusII voor HDL-simulatie, maar ben ook bewust van tools zoals VCS dat kan het werk doen.

Dus, mijn vraag is .... is de HDL-simulator kaart het ontwerp tot een bepaalde bibliotheek voor functionele simulatie ...?Bijvoorbeeld in een FPGA gebaseerde HDL Simulator .... heeft het hulpprogramma kaart het ontwerp aan de FPGA cel bibliotheek voor simulatie ...?want als het niet toewijzen aan een cel-bibliotheek, hoe is het in staat om de juiste timing afhankelijk sim functionaliteit te leveren.resultaten ..?

Ik ben ook nieuwsgierig van de gate-level simulatie.Ik weet dat na de synthese met behulp van Synopsys DC ... we hebben de doelstelling van de ontwerpen aan P & R, maar is er een manier om de functionaliteit van de gesynthetiseerde ontwerp voor P & R. .. Is dit waar VCS komt in en daarmee het vereiste van een bibliotheek voor VHDL controleren de stap ...?

Bedankt.

 

[metalwave]

Meeste ontwerp is synchrone ontwerpen, zodat we niet overwegen timing kwestie eerst in functie verificaton.Als de functie is OK, dan doen wij timing controleren.Als timing is OK, kunnen we volledig van overtuigd dat de functie zal werken.

 

[andromeda]

Wie zei dat functionele simulatie geeft u alle informatie over de timing (dit is het doel van STA) - zoals de naam functionele gezegd, het doel ervan is om de functionaliteit te verifiëren.
Vanwege aproximation gemaakt in functionele simulatie, een deel van de functionaliteit kon niet worden geverifieerd met behulp van deze (goede initialisatie, kruising tussen asynchrone klok domein, ...), dus gate-level simulatie-en andere technieken en gereedschappen worden gebruikt voor verificatie van zulke dingen.
Maar, merken dat het geen goed idee om poort-niveau simulatie gebruiken om de timing te verifiëren (Static Timing Analysis doen dat werk veel beter).Toch, om het vertrouwen te verbeteren, is het OK om enkele gate-level tests uitgevoerd met volledig back-anotated timings, als je niet helemaal zeker over de beperkingen die in STA.

 

[supercst]

1) Je moet provied je bibliotheek simulatiemodel voor FPGA, zal het komen met de wijze uitvoering hulpmiddelen zoals Quatus en ISE.
2) In de simulatie-model, is er de timing controleren verklaring.Functie simulatie kan niet controleren timing,
maar gate-niveau simulatie de timing zal controleren, in FPGA simulatie, moet het zorgen SDF bestanden.

 

[tukken]

ja, dient u gebruik pt voor STA, maar sommige typisch geval voor post lay-out sim kan nuttig zijn voor je te overtuigen.

 

[khorram]

U moet aparte functionele controle en timing analyse.Als u de functionaliteit controleren, hoef je niet elke bibliotheek.Vandaar simulator hoeft niet elke bibliotheek te doen simulatie.Maar als je wilt de analyse van timing, moet u de invoering van een bibliotheek.Met andere woorden, technologie Maping worden gedaan.

Quote:

Ik ben ook nieuwsgierig van de gate-level simulatie.
Ik weet dat na de synthese met behulp van Synopsys DC ... we hebben de doelstelling van de ontwerpen aan P & R, maar is er een manier om de functionaliteit van de gesynthetiseerde ontwerp voor P & R. .. Is dit waar VCS komt in en daarmee het vereiste van een bibliotheek voor VHDL controleren de stap ...?

 

[mst]

Ik heb zeer goed document voor timing verificatie.Ik zal binnenkort uploaden.

 

[funzero]

simulatie focus op functionaliteit en dynimic eigendom.
gate focus op timing performnace en functie.