[Verplaatst.] Maximaal VDD in BiCMOS Processen

[rreddy]

Hallo, ik ben niet duidelijk over wat de betekenis van "Maximum Vdd" en "Vdd" in mixed signal ontwerp met BiCMOS processen. Ik ben het ontwerpen van een DAC die zowel digitale als analoge secties heeft. Mijn vraag kan worden opgesplitst in de de digitale en analoge secties. 1. Wat betekent Vdd betekenen voor digitale onderdelen? De digitale secties zijn meestal verwaardigd met NMOS-transistoren. 2. Wat betekent Vdd betekenen voor analoge onderdelen? De analoge secties verwaardigd met een NMOS of NPN transistors. Mijn zorg is dat de gieterij documentatie een Vdd van 1,2 geeft aan V. Als dit bij transistoren in het analoge gedeelte, dan is de levering hoofdruimte is zeer beperkt en maakt prestatiedoelstellingen moeilijk te voldoen. Bedankt.

 

[erikl]

U heeft waarschijnlijk gekozen voor een proces met een min. structuur grootte van 130nm of 90nm of lager. Wilt u gebruik maken van een Vdd> 1,2 V, ofwel een proces te gebruiken met grotere min. structuur van grootte of een proces dat bovendien zorgt voor een dikke oxide optie voor grotere Vdd gebruik.

 

[crutschow]

I believe Vdd in dit verband is de positieve voedingsspanning, onafhankelijk van de transistor.

 

[rreddy]

U heeft waarschijnlijk gekozen voor een proces met een min. structuur grootte van 130nm of 90nm of lager. Wilt u gebruik maken van een Vdd> 1,2 V, ofwel een proces te gebruiken met grotere min. structuur van grootte of een proces dat bovendien zorgt voor een dikke oxide optie voor grotere Vdd gebruik.

De minimale feature size is 130 nm. Vdd door zijn naam betekent de plus voedingsspanning voor een MOS-transistor. Dus de MOS-transistoren I agreee er dik oxide die kunnen werken met een hogere Vdd. Echter, hoe zit het met NPN-apparaten? Zou het mogelijk zijn voor mij om een ​​postive voedingsspanning van zeg 1.8 V te gebruiken in de analoge sectie? Volgens de doorslagspanningen moet het mogelijk zijn.

 

[erikl]

... wat te denken van de NPN-apparaten? Zou het mogelijk zijn voor mij om een ​​postive voedingsspanning van zeg 1.8 V te gebruiken in de analoge sectie? Volgens de doorslagspanningen, moet het mogelijk zijn.

Als je PDK doc. verklaart dit, kunt u 1.8V gebruiken voor de NPNs.

 

[rreddy]

Als je PDK doc. verklaart dit, kun je 1,8 V gebruiken voor de NPNs.

De PDK stelt een Vdd = 1,2 V voor de algemene CMOS-proces. Voor de NPN inrichtingen zijn alleen de doorslagspanningen gegeven, dat wil zeggen geen specifieke Vcc gegeven. Misschien dat andere PDK's rechtstreeks op te geven dit. Het is niet duidelijk of eventuele spanning die niet afbraak overschrijden in het analoge NPN delen kunnen worden gebruikt of is dit ook beperkt tot 1,2 V.

 

[erikl]

Het is niet duidelijk of eventuele spanning die niet afbraak overschrijden in het analoge NPN delen kunnen worden gebruikt of is dit ook beperkt tot 1,2 V.

Nee, een voedingsspanning van niet meer dan afbraak beperkingen in de analoge NPN profielen worden gebruikt. En voor de interface om de CMOS-gebruik maken van de dikke oxide apparaten.

 

[rreddy]

Nee, een voedingsspanning die niet afbraak overschrijden in het analoge NPN delen kunnen worden gebruikt. En voor de interface om de CMOS-de dikke oxide apparaten te gebruiken.

Eureka, ik begrijp het. Bedankt.