Vermindering vertraging van flop naar logica in kritieke pad

[pinkesh2001]

Hi all,

Hoe kan ik verminderen de vertraging van 1 flip flop aan de logica.Ik heb een vertraging van 1.5N alvorens tot een logica bcoz waarvan mijn speling wordt steeds ergste.

Hoe optimaliseer ik.
Bufferen heeft een vertraging slechtste als het een zeer DataPath georiënteerd blok en met een hoge fanout met grote cap.Its niet multicycle pad.

Thanks in advance,

Pinkesh

 

[Thomson]

Hoewel de inhoud die u noemde zijn niet erg duidelijk, een aantal standaard manieren om dergelijke kwestie zijn gerepertorieerd:
(1) vermindering van de combinatorische logica zo kort mogelijk
(2) gebruik van de DC-optimalisatie vaardigheden waaronder de set_critical_range of set_max_delay commando
(3) Naar mijn mening zou je beter wijzig uw RTL-codes die meer geschikt is voor hergebruik en meer geldig voor de synthese als uw klok frequentie is niet zo groot.Bijvoorbeeld het is minder dan 500Mhz.Vaak codering verschillende methoden kunnen leiden tot verschillende logica.
(4) gebruik van de nieuwste verision van DC mogelijk die kunnen het pad naar de belasting verlaagd partitie maken

 

[pinkesh2001]

Bedankt Thomson,

Maar het denken is volgens de architectuur van het RTL pepole zegt dat het pad wordt groot als logische niveaus niet kan worden verminderd.

Ik ben met MAGMA als optimalisatie tool.

De commando's die u hebt gegeven, ben ik niet op de hoogte als ik niet hebben gewerkt aan Synopsys tools.

Is het mogelijk om Flipflop zo kloon die ik kan verminderen vertraging en ook fanout.That flip flop uitgang pin heeft fanout van 500.
Design werken op 180MHz.

Bedankt,

Pinkesh