VerilogA model van monostabiele blok

[jwfan]

Hoi, jongens, ik wil een model met behulp van VerilogA voor een monostabiel schrijven. Maar ik kan niet vinden de geschikte vertraging verklaring voor de pulsbreedte van de monostabiele. Kan iemand mij helpen? Thanks a lot. BF

 

[Old Nick]

waarom ga je niet gewoon een beschrijving van de schakeling op het gebied van transistors en condensatoren. Een paar van niveau 1 vergelijkingen en ohm wet, moet eenvoudig genoeg te sjorren samen. Ik heb nog nooit geprogrammeerd in verilogA, maar ik heb gebruikt om een ​​eerlijk beetje met VHDL AMS te doen, en het zou relatief eenvoudig om dat te doen in VHDL en ik neem aan dat verilogA is minstens zo makkelijk. http://www.tpub.com/neets/book9/36b.htm Er is een monostabiele schakeling in de bovenstaande link. Het moet niet moeilijk zijn om die code. Gewoon een model voor een weerstand, een condensator, enz. en koppelen ze aan elkaar.

 

[jwfan]

Dank je wel Nick, Ja. Ik kan het circuit monostabiele voeren. Maar ik wil de simulatie snelheid sneller te zijn. Daarom wil ik VerilogA gebruiken.

 

[Old Nick]

[Quote = jwfan] Dank je wel Nick, Ja. Ik kan het circuit monostabiele voeren. Maar ik wil de simulatie snelheid sneller te zijn. Daarom wil ik VerilogA gebruiken. [/Quote] Als u R = V / I en laag niveau vergelijkingen, dan is de tijd die nodig is om te simuleren dat minimaal zal zijn, misschien 30 klokcycli per tijdstap. zult u niet in staat zijn om de 'tijdschaal attribuut gebruiken om een ​​tijdschema te definiëren met de # om de tijd in te stellen?

 

[jwfan]

Ik vind het absdelay verklaring. Het VerilogA programma is onderstaande lijst, voor het geval iemand het nodig heeft. Bedankt, / / ​​VerilogA voor PMM_VA_Models, mono, veriloga `bevatten" constants.vams "` bevatten "disciplines.vams" module mono (vin, Vout), elektrische vin, Vout, vindelay; parameter echte vlogic_high = 5; parameter echte vlogic_low = 0; parameter echte vtrans = 1,4; parameter echte tdel = 2u; parameter echte pulsew = 3u; parameter echte Trise = 1u; parameter echte tfall = 1u, echte vout_val, integer logic1; analoge beginnen @ (initial_step) beginnen if (vlogic_high <vlogic_low ) beginnen $ display ("Range specificatie fout vlogic_high = (% E.) minder dan vlogic_low = (% E) \ n"., vlogic_high, vlogic_low); $ afwerking; end if (vtrans> vlogic_high | | vtrans <vlogic_low) beginnen $ display ("Inconsistent $ drempel specificatie w / logica familie \ n."); end end @ (initial_step) logic1 = 0; V (vindelay)

 

[bharatsmile2007]

Hallo, kan iemand vertellen over "vtrans" gebruikt in verilogA code? Dank