verilog-xl simulatie werken prima, maar ncsim ophangen

[eefelix]

Hoi,

Ik
heb een netlist dat bij het uitvoeren van de verilog-xl simulatie, het hele simulatie kan worden afgewerkt zonder probleem, maar wanneer ik hetzelfde netlist in ncsim, de simulatie zal ophangen in het midden van de gehele simulatie.

Heeft iemand tegenkomt met hetzelfde probleem?Kent u de reden en de manier om het op te lossen?Bedankt!

 

[stanchen]

eefelix schreef:

Hoi,Ik heb een netlist dat bij het uitvoeren van de verilog-xl simulatie, het hele simulatie kan worden afgewerkt zonder probleem, maar wanneer ik hetzelfde netlist in ncsim, de simulatie zal ophangen in het midden van de gehele simulatie.Heeft iemand tegenkomt met hetzelfde probleem?
Kent u de reden en de manier om het op te lossen?
Bedankt!

 

[fengbj]

Vanwege verschil tussen event-driven en Cycle-driven compileren

 

[joe2moon]

>>> Vanwege verschil tussen event-driven en Cycle-driven compileren

?Waarom??
-------------------------------------------------- --------------------------------
Ongeacht wat voor soort compilatie, het programma moet NIET hang-up!
-------------------------------------------------- --------------------------------

Ik heb alleen voldaan aan de voorwaarde dat de simulatie kan worden uitgevoerd met succes
door Verilog-XL, maar stuiten sommige Foutbericht (s) in de NC-Verilog.
(U kunt natuurlijk zeggen dat het een instrument afhankelijk probleem.
Eigenlijk
is het ook een codeertechnologie probleem ...)

MAAR het nooit ophangen van de simulator!

 

[casual3_2002]

mee eens.doesnt materie als het event-driven of wat.zelfs als er twee simulatoren zijn beide event-driven, kunnen zij verschillende resultaten te wijten aan evenement dienstregelingsperiode timing.Maar het mag nooit hangen.

casual3

joe2moon schreef:

>>> Vanwege verschil tussen event-driven en Cycle-driven compileren?
Waarom??

-------------------------------------------------- --------------------------------

Ongeacht wat voor soort compilatie, het programma moet NIET hang-up!

-------------------------------------------------- --------------------------------Ik heb alleen voldaan aan de voorwaarde dat de simulatie kan worden uitgevoerd met succes

door Verilog-XL, maar stuiten sommige Foutbericht (s) in de NC-Verilog.

(U kunt natuurlijk zeggen dat het een instrument afhankelijk probleem.

Eigenlijk is het ook een codeertechnologie probleem ...)MAAR het nooit ophangen van de simulator!

 

[yankuangtu]

Ik denk dat omdat u niet st je bibliotheek pad correct, echo uw LD_LIBRARY_PATH

 

[wpwang]

Hoe gebruik verilog-xl in C (at) vertrouwen LDV?
Ik gebruikte verilog-xl commando "verilog" in LDV3.0.
Ik kan niet vinden commando "verilog" in bovenstaande LDV 3.3.

Is LDV ondersteuning verilog-xl boven versie 3.3?
Als het antwoord "Ja", Wat
is het verilog-xl commando hierboven LDV 3.3?

 

[rakko]

lopen ncsim met-compatibiliteit schakelaar.Als het werkt, dan is het zoals joe2moon gezegd.

 

[packet]

Oooo ... ontmoette ik hetzelfde probleem.
Gate-niveau werken prima met 'verilog' commando van Verilog-XL, maar 'ncverilog' commando is hang-up, zet ' delay_mode_unit argument is gedeeltelijk het werk, maar toch hang-up op een halve tijd van simulatie, Wat
is er gebeurd?Gebruik 'verilog' compileren spenderen veel tijd
heb ik niet willen.