Verilog-XL compileren probleem

[kvsim]

Dear all:
Ik heb module abc in beide filea, fileb en filec, is er een methode om abc-module in fileb, andere dan wijzigen filea en filec compileren.
Thx!

 

[aji_vlsi]

kvsim wrote:

Dear all:

Ik heb module abc in beide filea, fileb en filec, is er een methode om abc-module in fileb, andere dan wijzigen filea en filec compileren.

Thx!

 

[kvsim]

goed, het werkt.
er is een andere vraag: Als een cel heeft een hiërarchische cel B in bibliotheek lib_a, is er een cel naam B lib_b ook in de bibliotheek, hoe kan ik de cel B in lib_b prioriteit (Let Verilog-XL compiler gebruik van cel B in lib_b, niet de cel B in lib_a)

Thanks & Best Regards

 

[aji_vlsi]

kvsim wrote:

goed, het werkt.

er is een andere vraag: Als een cel heeft een hiërarchische cel B in bibliotheek lib_a, is er een cel naam B lib_b ook in de bibliotheek, hoe kan ik de cel B in lib_b prioriteit (Let Verilog-XL compiler gebruik van cel B in lib_b, niet de cel B in lib_a)Thanks & Best Regards