verilog vs VHDL

[agnil155]

waarom moment verilog is hot taal dan VHDL?
Ik hoorde, mijn vrienden die werkzaam zijn in front-end ontwerp ze zegt dat proj zijn allemaal in verilog alleen vandaag?ze zijn op het gebied van "ip kernen"

 

[samcheetah]

Raadpleeg het volgende onderwerp ftopic98387.html

U krijgt het antwoord!!

 

[ikru26]

Compilatie
VHDL.Meervoudige ontwerp-eenheden (entiteit / architectuur paar), die zich in hetzelfde systeem bestand, kan afzonderlijk worden opgesteld, indien gewenst.Het is echter goed ontwerp gewoonte om elk model eenheid te houden in zijn eigen systeem bestand in dat geval afzonderlijke compilatie niet moet worden een probleem.

Verilog.De Verilog taal is nog steeds geworteld in het interpretatieve native modus.Compilatie is een middel om te versnellen simulatie, maar heeft niets veranderd aan het oorspronkelijke karakter van de taal.Als gevolg zorg moet worden genomen met zowel de compilatie volgorde van de code geschreven in een enkel bestand en de opstelling volgorde van meerdere bestanden.Simulatie resultaten kunnen veranderen door eenvoudig veranderen van de volgorde van de compilatie.
Data typen
VHDL.Een veelheid van taal of door de gebruiker gedefinieerde gegevenstypen kunnen worden gebruikt.Dit kan m ean gewijd conversie functies nodig zijn om objecten te converteren van het ene type naar het andere.De keuze van welke soorten gegevens te gebruiken moet verstandig worden beschouwd, met name genoemde (abstract) data types.Dit maakt modellen makkelijker te schrijven, duidelijker te lezen en onnodige conversie functies die rommel de code.VHDL kan de voorkeur, omdat het kan een veelheid van taal of door de gebruiker gedefinieerde gegevenstypen worden gebruikt.

Verilog.Vergeleken met VHDL, Verilog data types opnieuw zeer eenvoudig, gemakkelijk te gebruiken en zeer gericht op het modelleren hardware structuur in tegenstelling tot abstracte hardware-modellering.In tegenstelling tot VHDL, worden alle gegevens die worden gebruikt in een Verilog model bepaald door de Verilog taal en niet door de gebruiker.Er zijn netto-data types, bijvoorbeeld draad, en een register gegevenstype genoemd reg.Een model met een signaal waarvan de soort is een van de netto-data types heeft een overeenkomstige elektrische draad in de impliciete gemodelleerd circuit.Objecten, dat is signalen, van het type reg houden hun waarde over cycli simulatie-delta en moet niet verward worden met het modelleren van een hardware-register.Verilog kan de voorkeur omdat het is eenvoud.
Design herbruikbaarheid
VHDL.Procedures en functies kunnen worden geplaatst in een pakket, zodat zij gebruik kunnen maken van alle ontwerp-eenheid die ze wenst te gebruiken.

Verilog.Er is geen concept van pakketten in Verilog.Functies en procedures die worden gebruikt binnen een model moeten worden gedefinieerd in de module.Om de functies en procedures die algemeen toegankelijk vanuit verschillende module verklaringen van de functies en procedures moeten worden geplaatst in een apart systeem bestand en opgenomen met behulp van de "bevatten compiler richtlijn.
Eenvoudigst te leren
Beginnend met nul kennis van een van beide talen, Verilog is waarschijnlijk het makkelijkst te begrijpen en te begrijpen.

This assumes the Verilog compiler directive language for simulation and the PLI language is not included.

Als deze talen zijn inbegrepen kunnen ze worden beschouwd als twee extra talen die moeten worden geleerd.VHDL lijken minder intuïtief eerst voor twee belangrijke redenen.Ten eerste is het zeer sterk getypt, een kenmerk dat maakt het robuust en krachtig voor de gevorderde gebruiker na een langere leerfase.Ten tweede zijn er veel manieren om hetzelfde circuit model, speciaal die met grote hiërarchische structuren.
Forward en terug annotatie
Een spin-off van Verilog is de Standard Vertraging Format (SDF).Dit is een algemeen doel formaat gebruikt om de timing vertragingen op een circuit te definiëren.Het formaat biedt een bidirectionele link tussen, chip layout tools, en een synthese of simulatie-instrumenten, om te zorgen voor meer accurate timing voorstellingen.De SDF-formaat is nu een industrie standaard in zijn eigen recht.
Hoog constructen
VHDL.Er zijn meer constructies en functies voor high-level modellering in VHDL dan er in Verilog.Abstracte datatypen kunnen worden gebruikt samen met de volgende uitspraken:

* Pakket verklaringen voor model hergebruik,

* Configuratie verklaringen voor het configureren van het ontwerp structuur,

* Het genereren van overzichten voor het repliceren van structuur,

* Algemene verklaringen voor generieke modellen die afzonderlijk kunnen worden gekarakteriseerd, bijvoorbeeld, bit breedte.

Al deze taal verklaringen zijn nuttig in synthetiseerbare modellen.

Verilog.Met uitzondering van de mogelijkheid om modellen parameteriseren door overbelasting parameter constanten, er is geen equivalent van de high-level VHDL modelleren verklaringen in Verilog.
Taal Extensions
Het gebruik van taal uitbreidingen zal een model niet standaard en waarschijnlijk niet draagbaar naar andere design tools.Echter, soms zijn ze nodig om de gewenste resultaten te bereiken.

VHDL.Is een attribuut genaamd 'vreemd dat architecturen en sub-programma's kan worden gemodelleerd in een andere taal.

Verilog.De Programming Language Interface (PLI) is een interface mechanisme tussen Verilog modellen en Verilog softwaretools.Zo kan bijvoorbeeld een ontwerper, of meer waarschijnlijk, een Verilog gereedschap verkoper, geeft de gebruiker gedefinieerde taken of functies in de C-programmeertaal, en vraagt vervolgens of ze uit de Verilog bron beschrijving.Gebruik van deze taken of functies maken een Verilog model-standaard en kunnen dus niet bruikbaar is voor andere Verilog hulpmiddelen.Het gebruik ervan wordt niet aanbevolen.
Bibliotheken
VHDL.Een bibliotheek is een winkel voor gecompileerd entiteiten, architecturen, pakketten en configuraties.Handig voor het beheren van meerdere design projecten.

Verilog.Er is geen concept van een bibliotheek in Verilog.Dit is te wijten aan het ontstaan als een interpretatieve taal.
Low Level Construeert
VHDL.Eenvoudige twee input logische operatoren zijn ingebouwd in de taal, ze zijn: NOT, AND, OR, NAND, NOR, XOR en XNOR.Elke timing moeten afzonderlijk worden gespecificeerd met behulp van de na-clausule.Aparte construeert de zin van het VITAL-taal moet worden gebruikt om de cel primitieven van ASIC en FPGA bibliotheken te definiëren.

Verilog.De Verilog taal is oorspronkelijk ontwikkeld met poort niveau modelleren in het achterhoofd, en dus heeft zeer goede constructies voor het modelleren op dit niveau en voor het modelleren van de cel primitieven van ASIC en FPGA bibliotheken.Voorbeelden zijn User Defined Primitive s (UDP), waarheid tafels en het blok opgeven voor het opgeven van timing vertragingen in een module.
Managing grote modellen
VHDL.Configuratie, genereren, generieke en pakket alle uitspraken helpen beheren grote ontwerp structuren.

Verilog.Er zijn geen verklaringen in Verilog die helpen bij het beheer van grote tekeningen.
Operators
De meerderheid van de exploitanten dezelfde zijn tussen de twee talen.Verilog heeft wel zeer nuttig unaire verlaging exploitanten die niet in VHDL.Een lus verklaring kan worden gebruikt in VHDL om dezelfde bewerking uit te voeren als een Verilog unaire vermindering exploitant.VHDL heeft de mod exploitant die niet is gevonden in Verilog.
Parameterizable modellen
VHDL.Een specifieke beetje breedte model kan worden instantievorming van een generieke n-bit-model met behulp van de algemene verklaring.Het generieke model zal niet tot het synthetiseren instantievorming is en de waarde van de generieke gegeven.

Verilog.Een specifieke breedte model kan worden geïnstantieerd van een generieke n-bit model met overbelast parameter waarden.Het generieke model moet een standaard parameterwaarde gedefinieerd.Dit betekent twee dingen.Bij gebreke van een overbelaste waarde wordt opgegeven, zal het nog synthetiseren, maar zal gebruik maken van de opgegeven standaardwaarde parameter waarde.Ook is het niet te worden geïnstantieerd met een overbelaste opgegeven parameter waarde, voordat het zal synthetiseren.
Procedures en taken
VHDL staat gelijktijdige procedure oproepen; Verilog niet toe taak gelijktijdige gesprekken.
Leesbaarheid
Dit is meer een kwestie van coderen stijl en ervaring dan taal functie.VHDL is een beknopte en verbose taal, zijn wortels zijn gebaseerd op Ada.Verilog is meer zoals C, omdat het constructies zijn gebaseerd ongeveer 50% op C en 50% op Ada.Om deze reden een bestaande C-programmeur kan Verilog prefereert boven VHDL.Hoewel een bestaande programmeur van zowel C en Ada de mix van kunnen vinden constructies enigszins verwarrend in het begin.Wat HDL wordt gebruikt, bij het schrijven of lezen van een HDL-model te worden gesynthetiseerd is het belangrijk om na te denken over hardware opzet.
Structurele replicatie
VHDL.De verklaring van het genereren van een replica van een aantal gevallen van hetzelfde ontwerp-eenheid of een sub-gedeelte van een ontwerp, en verbindt hieraan aan.

Verilog.Er is geen equivalent van de verklaring in genereren Verilog.
Test harnassen
Ontwerpers besteden gemiddeld ongeveer 50% van hun tijd aan het schrijven synthetiseerbare modellen en de andere 50% het schrijven van een test aan het harnas synthetiseerbare modellen te verifiëren.Test tuigen zijn niet beperkt tot de deelverzameling synthetiseerbare en zijn dus vrij om het volledige potentieel van de taal te gebruiken.VHDL een soortnaam is en configuratie verklaringen die nuttig zijn in test-tuigen, die niet zijn gevonden in Verilog.
Verboseness
VHDL.Omdat VHDL is een zeer sterk getypte taal modellen duidelijk moet worden gedefinieerd en gecodeerd met bijpassende data types.Dit kan worden beschouwd als een voordeel of nadeel.Toch betekent het modellen zijn vaak uitgebreide, en de code vaak langer, dan is het equivalent van Verilog.

Verilog.Signalen die voorwerpen van verschillende bits breedtes kunnen worden toegewezen aan elkaar.Het signaal vertegenwoordigt het kleinere aantal bits wordt automatisch opgevuld naar die van het grotere aantal bits, en is onafhankelijk van de vraag of zij de toegewezen signaal of niet.Ongebruikte bits zal automatisch worden verwijderd geoptimaliseerd tijdens de synthese proces.Dit heeft het voordeel van het niet hoeven te meer zo expliciet model als in VHDL, maar betekent het modelleren onbedoelde fouten zullen niet worden geïdentificeerd met een analyzer.

 

[yakinlu]

http://www.angelfire.com/in/rajesh52/verilogvhdl.html
misschien nuttig voor u

 

[Gliss]

... Dit onderwerp is gegaan dan zo vaak.

 

[lzh08]

een meester, en leren anderen, ok!

 

[goalied00d]

Ik ben begonnen met het nemen een kijkje in beide talen een paar dagen geleden sinds ik bestelde een FPGA dev boord.Beide talen lijken eenvoudig te begrijpen omdat ik ervaring met C kunt programmeren.Verilog lijkt sterk op C, dus ik waarschijnlijk zult leren.

VHDL is nog vrij gemakkelijk te begrijpen, zodat ik krijg waarschijnlijk in de basis na een paar maanden van verilog.