Verilog, VHDL of gemengd?

[jimjim2k]

HoiDit is het resultaat van een enquête uit Deepchip met 818 usesrs:
h ** p: / / www.deepchip.com/items/dvcon07-02.htmlEen duidelijker beeld - Met 818 reacties, deze keer kon ik haken
een frisser uitzicht op de Verilog VHDL vs wereld.Hier is de oudere gegevens:

2005 - "Is uw project te doen gemengde Verilog / VHDL simulaties?"

Verilog alleen: ############################## 59%
gemengd: ################### 38%
VHDL slechts: # 3%

Nu hier is de 2007 gegevens met de break out van die vage "gemengde" termijn:

2007 - "Is uw project te doen gemengde Verilog / VHDL simulaties?"

Verilog alleen: ############################ 55,3%
meestal Verilog: ######### 18,0%
beide even: # # # 6,5%
meestal VHDL: ######## 16,4%
VHDL alleen: # # 4,0%Nu
Hoe zit het EDABOARD gebruikers?
Selecteer uw keuze aub:

 

[khamitkar.ravikant]

thanks a lot voor het maken ons bewust van zulke grote poll

 

[jimjim2k]

khamitkar.ravikant wrote:

thanks a lot voor het maken ons bewust van zulke grote poll

 

[boardlanguage]

Deze enquête is voor FPGA-synthese alleen correct?

Ik zou graag zien dat twee extra keuzemogelijkheden:1) SystemVerilog2) Altera HDL (AHDL)En voor de oude ingenieurs:

3) ABELPersoonlijk geloof ik in SystemVerilog ...helaas Xilinx ISE niet hebben.(Altera qu (at) rtus-II ondersteunt SystemVerilog taal heel goed, tot nu toe.)

 

[jimjim2k]

boardlanguage wrote:

Deze enquête is voor FPGA-synthese alleen correct?Ik zou graag zien dat twee extra keuzemogelijkheden:1) SystemVerilog

 

[THUNDERRr]

verilog omdat het zal helpen bij het begrijpen van systtenverilog die veel voordelen heeft over VHDL