verilog hdl --- instantiatie

[param]

hoi,
hoe je een module instantiëren in een andere module met de uitgang van de haven van de module op de instantievorming kaart de ingang haven van instantiëren module ...
Laat me een voorbeeld geven ...
Er zijn twee modules xxx en yyy;

module xxx (in1, in2, out);
input in1, in2;
uitgang out;
endmodule

module yyy (a, b, c);
input a, b;
uitgang c;
endmodule

Nu wil ik de uitgang van de 'out' van xxx-module worden aangesloten op de ingang 'a' van module yyy;
dwz een <= out;
Ik probeerde als ...
module yyy (a, b, c);
input a, b;
uitgang c;
xxx TTT (. uit (a));
endmodule

het dint werk ...

plese helpen met betrekking tot deze twijfel, in afwachting van ur helpen,
thanx in advance
pas op jezelf

 

[it_boy]

Probeer dit ..

module zzz;
wire In1, In2, Out, b, c;
xxx xxx_inst (in1, in2, out);
yyy yyy_inst (out, b, c);

endmodule