Verilog Compile Problem

[davyzhu]

Hallo allemaal,

Er zijn drie compileren probleem,

[1] adres [15:0] = (addr [7:0], address_low [7:0]);
het "adres" en "address_low" is reg en "addr" is ingevoerd,

de fouten
de buurt "[": verwacht: IDENT,
in de buurt ",": verwacht: '('
de buurt van ")": verwacht: '('

[2] else if (! Ale_n en psen_n en (adres [15:8] == BASE_ADDR))

de fouten
in de buurt "en": syntax error
in de buurt ")": verwacht: ',' ';'

[3] zaak (adres [7:0])
STATUS_ADDR:

de fouten
buurt "STATUS_ADDR": verwacht: ";"

BTW, wat is de IDENT?

Groeten,

Davy Zhu

 

[Big Boy]

Weet u zeker dat u compileren voor verilog, en niet VHDL?

Syntax lijken juist is, moeilijk te zeggen zonder de context broncode.

Je hebt misschien vergeten een 'beginnen' of een andere verklaring voor de fouten, ex:

altijd @ (posedge clk)
verklaring 1;
verklaring 2;
verklaring 3;

Dan bent u in voor vreemde fouten ...

 

[davyzhu]

Hallo allemaal,

Ik vond het antwoord zelf,
[1] addr moet worden "draad"
[2] te vervangen "en" met & &
[3] miss "endcase"
Last edited by davyzhu op 11 aug 2004 9:30; bewerkten in totaal 1 keer

 

[Arthurzss]

[3], indien de verklaring leeg is, moet u toevoegen ";" na.En gebruik "endcase" tot eind geval zin.

 

[davyzhu]

BTW, wat is de IDENT in modelsim?

Het appares altijd in fouten te compileren.

Groeten,

Davy Zhu

 

[Big Boy]

IDENT is de afkorting voor identificatie, zoals in 'verwachten identifier'.

 

[gaonkc]

reg type kan niet toewijzen om een draadloze type,
gebruik & & & of te vervangen "en"