Verilog Coding stijl vragen

[pyriet]

Hoi,
Ik heb enkele vragen over de verilog codeertheorie stijl.

Welke is beter in termen van snelheid / ruimte voor synthese?
Vraag 1:
a.Ik kan u enkele kleine functies, zoals een functie die zal doen toevoegen, een functie die zal doen vermenigvuldiging.Zodat iedere keer als ik moet doen sommige vermenigvuldiging (voorbeeld), kan ik gewoon bellen deze functie.
b.Of kan ik de vermenigvuldiging / toevoeging gewoon in de code zonder gebruik te maken van functies.

Vraag 2 (met betrekking tot vraag 1):
a.Gebruik functie.
b.Gebruik submodule.

Vraag 3:
a.altijd @ (posedge clk)
a <= b c;
b.toewijzen d <= b c;
altijd @ (posedge clk)
a <= d;

Vraag 4:
a.if (b == 3'b111)
.........
b.toewijzen a = &b;
indien (a)
.........Thanks in advance!

Jeff

 

[Javad]

OK!Eerste opmerking dat een goede codering stijl kan variëren van een FPGA gezin naar het andere.Dus zie de synthesizer instrument document te vinden.
Maar over uw vragen:
1.U kan dat doen.Maar gewoon je kunt gebruiken * voor de vermenigvuldiging.Op apparaten zoals Virtex-II en Spartan-III, zal dit gesynthetiseerd te Embedded multiplicatoren.
2.Ik raad het gebruik van submodules.
3.Geen verschil!
4.Geen verschil!

Een praktische manier om de antwoorden van deze vragen is om een simpele code en onderzoekt ze met synthese.Dan zie het resultaat circuit!

 

[z81203]

mijn advies is voor de logica, gebruik submodule; voor stimulans, gebruik functie.