verilog code voor stuursignaal (dringende)

[Ravindra Kalla]

hoi,

Ik wil Generet een contro signal.which moet hoog na 256 klokcyclus (een keer) na dat zij hoog na 128 cyclus (twee keer).

Stuur suggesties voor dit

 

[echo47]

Ik normaal gebruik een teller voor dat soort dingen.

U heeft niet zeggen wat begint de volgorde, of wat gebeurt er na de sequentie eindigt.Ik ben ook niet zeker wat je bedoelt met "een tijd" en "twee keer".I'm guessing u wilt pulsen op t = 256, t = 384 en t = 512.

Hoe zit dit?U kunt het toevoegen van een reset-ingang.
Code:

module top (clk, start, controle);

input clk, start;

reg [8:0] count = 0;

output reg controle = 0;altijd @ (posedge clk) beginnen

count <= count (start | (count! = 0));

controle <= (count == 256-1) | (count == 384-1) | (count == 512-1);

eindigen

endmodule

 

[Thomson]

Dit heeft voornamelijk betrekking op een FSM uitvoering, mits u de juiste specificeren behaviro het ontwerp, en de juiste RTL beschrijving kan worden bereikt!