J
jimjim2k
Guest
Hoi
Verilog-A Release in SmartSpice
Verilog-A behoort tot de Analoge Hardware Description Language (AHDL) klasse van computer talen.Deze AHDLs worden nu op grote schaal gebruikt om het ontwerp van analoge systemen, die op hoog niveau gedragssturing formulieren voor continue systemen.
Verilog-A is een subset van Verilog-AMS (Analog Mixed Signal), een standaard gedefinieerd door Open Verilog International (OVI) als een uitbreiding van de IEEE 1364 Verilog HDL-standaard (Digital Verilog) [1].De Verilog-A ondersteund door SmartSpice is de nieuwste versie 2.0 omschreven in maart 2000.Twee soorten van de beschrijving zijn mogelijk in Verilog-A, structurele beschrijving en gedrags beschrijving.
Gecompileerde geïnterpreteerd of Verilog-A taal gecombineerd met SmartSpice biedt ontwerpers met een eenvoudig te gebruiken, allesomvattende omgeving voor het ontwerp en de verificatie van complexe analoge en mixed-signal circuits.Het levert een uitvoerbare specificatie voor ontwerp integriteit en krachtige optimalisatie mogelijkheden voor het bereiken van deze specificaties op schema.1.h ** ps: / / src.silvaco.com / ResourceCenter / nl / SimulationStandard / showArticle.jsp? jaar = 2002 & artikel = A1 & maand = apr
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
* -> T
tnx
Verilog-A Release in SmartSpice
Verilog-A behoort tot de Analoge Hardware Description Language (AHDL) klasse van computer talen.Deze AHDLs worden nu op grote schaal gebruikt om het ontwerp van analoge systemen, die op hoog niveau gedragssturing formulieren voor continue systemen.
Verilog-A is een subset van Verilog-AMS (Analog Mixed Signal), een standaard gedefinieerd door Open Verilog International (OVI) als een uitbreiding van de IEEE 1364 Verilog HDL-standaard (Digital Verilog) [1].De Verilog-A ondersteund door SmartSpice is de nieuwste versie 2.0 omschreven in maart 2000.Twee soorten van de beschrijving zijn mogelijk in Verilog-A, structurele beschrijving en gedrags beschrijving.
Gecompileerde geïnterpreteerd of Verilog-A taal gecombineerd met SmartSpice biedt ontwerpers met een eenvoudig te gebruiken, allesomvattende omgeving voor het ontwerp en de verificatie van complexe analoge en mixed-signal circuits.Het levert een uitvoerbare specificatie voor ontwerp integriteit en krachtige optimalisatie mogelijkheden voor het bereiken van deze specificaties op schema.1.h ** ps: / / src.silvaco.com / ResourceCenter / nl / SimulationStandard / showArticle.jsp? jaar = 2002 & artikel = A1 & maand = apr
2.h ** p: / / www.silvaco.com /
products / behavioral_modeling / verilog_A_Datasheet.html
* -> T
tnx