verifiëren top level schema

[svensl]

Hallo allemaal,

dit misschien een triviale vraag, maar ik was benieuwd hoe mensen gaan over het controleren of er geen onbedoelde verbindingen in grote ontwerpen.
Natuurlijk, een "controleren en opslaan" zal niet verbonden lijnen onthullen en ook of het signaal lijnen hebben hetzelfde aantal bits als de blokken hun omgeleid naar.

Echter, een "controleren en opslaan" zal niet vlag als ik dezelfde bus-bit am gebruikt voor twee blokken, dwz.hebben signaal <3> gebruikt op twee verschillende blokken per ongeluk.Is er een manier om te controleren of elke bit heeft slechts een verbinding?

Alle tips over hoe mensen gaan over het controleren van hun top level schematisch worden gewaardeerd.

Bedankt,

 

[carl_chao]

De beste manier is om te doen definitief toplevel Sims, variëren de singals en controleer of vergelijken de resultaten met je stem, gedrag-model, met dezelfde setup, maar het overzetten van een model kaart.Meestal u dit doen met Cadence's AMS of Mentor AdvanceMS.

 

[svensl]

Bedankt,

meeste van de signalen heb ik controleren met behulp van mixed-mode simulaties als elk blok een verilogams uitzicht heeft.Echter, dit is meer het controleren van de interactie met de digitale (verilog) blok die de hele chip controles.ATB (analoge test bus) lijnen en bias lijnen zijn niet gecontroleerd door de gemengde sims, dus ik vroeg me af of er een functie in cadans waarin een waarschuwingssignalen als ze up verkeerd aangesloten.Ik kon altijd traceren alle lijnen met de hand of in de netlist, maar hey, kan er een meer atomated manier.sante,