Verduidelijking nodig op verilog syntaxis

[mjelahi]

Ik ben momenteel uitvoeren van ASIC-uitvoering van een ontwerp dat is geschreven in Verilog en geport naar Xilinx FPGA.

Ik heb een aantal richtsnoeren voor reg definities hieronder opgesomd.

(* ASYNC_REG = "TRUE", RAM_EXTRACT = "NO" *) reg d1ctl;
(* ASYNC_REG = "TRUE", RAM_EXTRACT = "NO" *) reg fast_ctl_reg_reg;

Wat doen de parameters in de beugel vertegenwoordigen / betekenen?Zijn deze compiler op basis van richtlijnen of zijn deze parameters die zijn vastgelegd in een header-bestand?