Verdeel door 3 Circuit

S

shaikhsarfraz

Guest
Hoi,
Kan elk orgaan zendt me de Schematische Niveau of Blok niveau uitvoering van Divide - door - 3 circuit.

Ik moet dit blok voor het ontwerp van Frequentie Synthesiszer.

Groeten
Shaikh Sarfraz

 
Probeer ditdit werkt::::

ftp://elektroda.kicks-ass.net/elo/div_3_3940.jpg

 
Ik ben niet in staat om de site.

Kunt u dit door middel van een bijlage in EDA Bestuur.

Haar dringende

Bedankt en groeten

Sarfraz

 
Maak een omkeren opamp met een winst van -1 / 3.Volg deze door een andere omkeren opamp met een winst van -1.

 
Ik denk dat het gemakkelijker zal worden en justitie uit te voeren met behulp van een digitale logica Teenslippers veeleer dan met behulp van analoge blokken.

Elke inbreng van iedereen?

Groeten
Sarfraz

 
shaikhsarfraz schreef:

Ik denk dat het gemakkelijker zal worden en justitie uit te voeren met behulp van een digitale logica Teenslippers veeleer dan met behulp van analoge blokken.
 
shaikhsarfraz
U kunt het ontwerp divide3 met 2 Flip-Flops.
U deed tenminste 3 slippers als u 50% inschakelduur.

 
Ik ben het ontwerpen van een frequentie systhesizer.
Dit blok heeft een kloof van 3 (frequentie divider) blok.

Ik heb een route met 50% inschakelduur.

Momenteel ben ik desiginig de andere blokken.
Dus als een lichaam kan direclty geven me enkele ingangen van deze kwestie is het nuttig voor mij, omdat zij minder tijd voor het project.

groeten
sarfraz

 
U kunt proberen CD4017 om een kloof van 3 tegen, en gebruik vervolgens CD4013 om de pols van 50% ingehouden.

nguyennam

 
hi Shaikhsarfraz,

Dit zou moeten werken...<img src="http://images.elektroda.net/37_1171123847.GIF" border="0" alt=""/>Volgens mijn simulator.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

<img src="http://images.elektroda.net/4_1171077237.JPG" border="0" alt=""/>on1aag.

 
on1aag ..

Heeft u ontworpen of gekopieerd van een bepaalde plaats anders?
als de eerste, hoe kan u?Van de FSM of wat?

Groeten,
Ahmad,

 
deze methode gebruik maken van de logica op klok pad.Ik vind het niet goed voor ASIC-ontwerp.Is hij er een andere methode om te voorkomen dat de logica op de klok weg?

bedankt

 
misschien kan je dit proberen.Ik gebruikte het voor delen door 3 en werkte goed
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 
U kunt kristaloscillator wid een harmonische generator (zoals gevonden in de communicatie-zenders)

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top