Vdd Schalen voor standaard Cellen in AMS 0.35u

[eda_wiz]

Hoi luitjes,
ben het ontwerpen van een digitale chip in AMS ,35 u bibliotheek.Inorder te verminderen macht Ik wil graag gebruik gemaakt van een schaal Vdd van 1,2 V in plaats van de 3,3
V (nominaal) door de verkoper.
Het is juist in gesimuleerde Nanosim met de geschaald Vdd.Maar ik ben niet zeker of de Democratische Republiek Congo (esp overgang) zal worden satisified.Middelen geven ur opmerkingen.

hebben iedereen gebruikt lagere Vdd (dan gespecificeerd) voor digitale ontwerp, help ..tnx
eda_wiz

 

[jbeniston]

Ik zou denken dat u buiten de charaterised bereik van de bibliotheken die je hebt - dan
kun je niet 100% vertrouwen op de resultaten die u krijgt van digitale tools.U kunt vragen vaak een fab voor het karakteriseren van de standaard cellen in een nieuwe hoek voor u (met uw opgegeven Vdd), hoewel dit zal kosten.Als je niet kan veroorloven, zal u waarschijnlijk gewoon wilt simuleren zoveel als je kan in nanosim.(Misschien vindt u het nuttig zijn te vergelijken met wat nanosim timing wordt berekend in de digitale hulpmiddelen - dan overconstrain het ontwerp beperkingen toe te voegen enkele marge)

 

[rtl2gates_user]

Nou eigenlijk wat u hebt gecontroleerd, is dat de apparaten die in het proces design kit functie op een lager voltage (1.2V).Op dit punt zal dit niets te maken hebben met uw DRC (uitgaande PDV), omdat u met dezelfde lay-out.Maar het nabootsen van een standaard cel is geen garantie dat het zal werken op silicium.Opgemerkt dient te worden omschreven in het proces spec dat uw apparaten correct uitvoeren op die verlaagd spanning en prefereably iemand heeft een testchip samen om dit te controleren.

Als bijeffect noot wil ik het bevorderen van de website www.rtl2gates.com hier.

Bedankt
www.rtl2gates.com