VASTE Inzending: VERILOG

[Sobakava]

Ik heb probleem met de volgende code:

Module heeft een klok input.Het genereert een aantal
uitgangen.Bijvoorbeeld, ik moet een frame puls
aan de uitgang (5 cyclus duur) op elk
56 cycli van de klok.Er is een F1-uitgang.
Het is hoog tot 30e cyclus, dan zal
de helft van de klok.

F2 moeten F1 & Klok signaal.

Maar er zijn enkele ongewenste korte pulsen (X) verschijnt op F2:............................een
| 11111111 |_________| 11111111 |_____ klok

_ | 111111111111111111 |_____________ F1

__ | 11111111 |_________| X |__________ F2/ / Ik hoop dat dit schema ziet er prima na indienen

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

/ /

Ik denk dat vanwege de vertraging klok F1, F1 en klok
Hoog wordt op (a).(toenmalige F2 = F1 en klok wordt hoog)

Ik synthesized dit @ ltera FLEX EPF10K10 FPGA en ik
zie de (X) impulsen (10ns breedte en ~ 1V amplitude) @ 40Mhz klok
door en oscilloscoop.Het lijkt ook simulatie.

Hoe kan ik de uitroeiing van dergelijke ongewenste signalen in Verilog ontwerp?

Groetenmodule generator (klok, frame, fiets, F1, F2);

input klok;

uitgang F1, F2;
reg F1;

output [12:0] cyclus;
reg [12:0] cyclus;

output frame;
reg-frame;

toewijzen F2 = F1 &clock;altijd @ (posedge klok)
beginnen
cyclus = cyclus 1;

if (cyclus <30)
F1 = 1;
anders
F1 = ~ F1;

if (cycle == 50)
frame = 1;

if (cycle == 55)
frame = 0;

if (cycle == 56)
cyclus = 0;

eindigen
endmodule

 

[radix]

Je zal zeker een impuls krijgen wanneer u ziet het.De pols gaat evenredig te zijn aan de vermeerdering vertraging van het register dat is vangtuigen F1.Het probleem is dat in de verklaring:

F2 = F1 en CLK

F1 niet veranderen totdat voorstel vertragingstijd na CLK aankomt.Dus als de output van F1 hoort te gaan van hoog naar laag, zal het niet doen nadat voorstel vertragingstijd.In de tussentijd, F1 en CLK en hoog, dus F2 is hoog.Ook al bent u het nabootsen zonder vertraging, de simulator is slim genoeg om te weten dat er enige vertraging door de flop en toont u een glitch.

Radix