unsigned en ondertekend gegevens in Verilog?

[davyzhu]

Hi all,

Ik lees "Richtsnoeren voor de codering van DataPath Synthesis" van Synopsys.
En verward met het onderstaande voorbeeld, waarom splitsen unsigned en ondertekend en *?

Code:

//===== Unintended gedrag ======

input getekend [3:0] a;

input getekend [7:0] b;

output [11:0] z;/ / Product breedte is 8 bits (niet 12!)

toewijzen z = $ unsigned (a * b);

/ / -> 4x8 = 8 bit vermenigvuldigen

//============================

 

[thedesolatesoul]

Kindly verduidelijken welke resultaten u krijgt en wat is het probleem?