uitvoering van een vertraging in de FPGA

[vertraging]

Hi all,

Als ik absoluut noodzaak tot invoering van een vertraging in voor een fysiek circuit op een FPGA-chip, hoe kan ik het weten synthesizers usully dalays toss out?

vertraging (vertraagd door de technologie)

 

[bupteda]

hi, vertraging
Ik weet niet of uw systeem een klok met het kunnen invoeren periode is net hetzelfde als de vertraging je wilt, zo ja, kan u uw opgegeven vertraging circuit te voeren door simpelweg uw signaal monster te delayed.Otherwise, is het altijd nutteloos is om te schrijven zinnen als 'na' in VHDL of '#' in verilog om een signaal of draad vertraging.
By the way, als u ervoor kiest Altera FPGA als uw provider als ik, een manier die niet is recommened door Altera om vertraging te voeren is het gebruik van de component of module 'LCELL' die is opgenomen in de bibliotheek van Altera's lpm.

 

[Ramesh]

Voor kleine vertraging (volgorde van nano seconden), gebruik poorten (Ex: AND, OR of buffers).

 

[mc & FPGA]

de meeste van HDL synthesizer als je snelheid of een gebied selecteren om ze te verwijderen synthese CompoNet dat de vertraging te maken, als je wilt een vertraging indien hij is niet klein maken door CLK (zoals een teller) te maken, en als het kleine (ns) te maken door onderdelen zoals buffers en een aantal andere ways.how hoog is de vertraging die je wilt maken?

 

[Husoo]

eerst nagaan of vertraging echt nodig is.En overwegen weer ...

indien vertraging valt in het domein van een van uw toegepast klokken kies dan ff, shift registreren of in strijd zijn met de vertraging te voeren.

als u niet in staat om klok te gebruiken, kunt synthetizers voorwerpen voorkomen dat geoptimaliseerd.
Bijv.: Synopsis FPGA Express ondersteunt voor "dont_touch"
Stel dit attribuut op een module / eenheid / ontwerp en ook op cellen en instanties.Instellen van dit attribuut voorkomt dat gedeelte van het ontwerp van wordt geoptimaliseerd, effectief te behandelen als een zwarte doos.

attribuut dont_touch van Clk_inv1: label is "true";

 

[tlp71@hotmail.com]

als u een hoge frequentie klok kunt u uw signaal in een FIFO buffer waar u de vertraging whiuc u wilt toevoegen op je r signaal kunt instellen.
Het hek en buffer soluction is zeer moeilijk te beheren, in feite iedere P & R kan uw vertraging veranderen.
dag.
G.

 

[dll_embed]

Route uw signaal uit en terug te koppelen zal geven ua vast bedrag van de vertraging.

 

[ashishjindal76]

voor kleine vertraging kunt u buffers te gebruiken en voor langdurige vertraging u kunt gebruiken teller of shift register

groeten
Ashish

 

[elektrom]

Zie pagina 6 over het verzoek Xilinx nota XAPP688.Het gaat over het opbouwen van vertraging element met LUT in FPGA.

 

[bibo1978]

Als u wilt dat de vertraging van uw ontwerp kennen en weten hoe een LUT bijvoorbeeld de invoering van een vertraging kun je niet afhangen van synthese resultaten, kunt u gebruik maken van de post PAR behavoral model met de standaard vertraging bestand om een aanpassing van de geschatte vertraging, een synthese tool gewoon niet de juiste resultaten geven "Ik heb gebruik geen fysieke synthese tools nog niet maar ik denk dat het een betere resultaten kan geven"
Last edited by bibo1978 op 21 jun 2004 12:34, edited 2 times in total

 

[Huster]

Gebruik een hoge frequentie klok is de enige manier.

 

[bibo1978]

Een andere techniek van de invoering van vertraging "als je een high-end gebruikt zoals Xilinx FPGA VirtexII pro" kunt u de invoering van de vertraging door de klok in plaats rathar dan via het signaal is dit voordeliger omdat u precies kunt verfijnen de vertraging, zoals vereist, dit kan worden gedaan met behulp van de DCM Ik denk dat dit de meest trustable oplossing.als u een probleem in de interfacing tussen de twee klok doamins dan moet je proberen om een Asynchrounous FIFO zetten.

Als de DCM is niet beschikbaar "zoals Virtex" dan kun je twee uur OPMERKINGEN gebruik als i / ps een vertraging van elkaar door het vereiste bedrag "proberen een PLL AD41 serie" 3 $ "of 2 DDS 10 $", je zult nog steeds hebben de twee domeinen klok interface te beheren "asynchrone FIFO is gewoon de meest geschikte oplossing meestal"

thats all folks

 

[Al Farouk]

De beste manier is om FIFO gebruiken en het ontwerp als een separat component en wanneer het instantiat in uw ontwerp te instrueren de synthesizer van 'Niet optimaliseren "Theis component dus het blijft zoals het het equivalent van de klok aantal cycli dat u wilt vertraging houdt.

 

[Jetset]

hoe lang zou de vertraging zijn?