twee fasen ota ontwerp probleem.

[vhdl00]

Ik probeerde het ontwerp van een tweetraps Ota, werd de tweede fase met behulp van een gemeenschappelijke bron-ingang NMOS en een PBO huidige bron belasting.Zodra ik de vaste grootte voor de PBO's.het invoerapparaat NMOS is zeer Sensive aan de grootte, ik bedoel een beetje afwijking van grootte zal de NMOS drive lineaire regio? - die ik niet een robuust ontwerp denk het niet.
Suggesties?

 

[hoonsk]

Als u werkt in de open-loop, om hem te min de offset, de input NMOS moet worden geschaald met de vorige fase NMOS huidige spiegel (W / L) volgens de huidige dichtheid, ervan uitgaande dat u een ingang PMOS paar.

 

[vhdl00]

dank voor uw reactie.je hebt gelijk.Ik bedoel gewoon de input NMOS grootte (in verzadiging regio) is erg klein, is het zeer wel mogelijk in de lineaire regio overweegt 10% -30% afwijking.

nogmaals bedankt.

 

[hoonsk]

In de eerste plaats met feedback, zal zij zorgen voor de vertekenende.
2e, lay-out we de input van NMOS overeenkomen met de vorige fase NMOS huidige spiegel zodanig dat de afwijking niet zal 30% zijn, maar <2% ten opzichte van elkaar.vhdl00 wrote:

dank voor uw reactie.
je hebt gelijk.
Ik bedoel gewoon de input NMOS grootte (in verzadiging regio) is erg klein, is het zeer wel mogelijk in de lineaire regio overweegt 10% -30% afwijking.nogmaals bedankt.

 

[vhdl00]

Ik deed de parameter-analyse, het vaststellen van de breedte van NMOS bestuurder van de tweede etappe van de parameter, doen dc vegen in cadans, is er eigenlijk niet veel marge voor de grootte.Ik bedoel soms, de grootte heeft om precies te zijn om te controleren of het apparaat in zat regio.dat is waarom ik zorgwekkend dat het kan problemen veroorzaken overwegen het proces variaties.Ik gebruikte ami06, minimale lengte.

bedankt

 

[allan_guo]

Stel de verhouding van de PBO (2stage) / PBO (1stage) = NMOS (2stage) / 2 * NMOS (1stage)
kan work.I denk dat het bereik kan bijna in de rail-to-rail.