Top module probleem

[wortel]

In Xilinx, I'am in staat om mijn subblocks synthetiseren, maar als het gaat om de module boven waar ik net als gegeven:

"include" module1.v "
"include" module2.v "
...........
"include" module10.v "

Het geeft een fout te vertellen: Fout in gebouw hiërarchie: Module1 conflicten met reeds ingebouwde module1.v "

kan iemand mij vertellen hoe het op te nemen in de submodules topmodule.

 

[echo47]

Klinkt als uw bestanden worden twee keer geladen.Normaal u niet wilt gebruiken "" verklaringen zijn onder te brengen in Verilog modules.Als u Project Navigator, verwijder die "zijn" verklaringen, en gebruik de Project -> Add Source Verilog om al je bestanden in de "Sources in Project" lijst.