Timing Diagram -> VHDL

[Git]

Is er een programma dat zal u laten maken of laden van een timing-diagram en vervolgens opslaan VHDL - ik bedoel niet proefbank VHDL, maar de VHDL om de uitgangen in de td van de ingangen in de TD?

Git

 

[r_e_m_y]

Ik
ben bang dat je wordt verplicht om deze code door uzelf<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

 

[tlp71@hotmail.com]

Als je gebruik maakt van geïntegreerde ontwikkel tools, zoals Xilinx, heeft u een tool die grafisch kunt een waweform en na opslaan als VHDL stimulans.
Dag.