"tikken" signalen van HDL-modules voor verificatie?

[umairsiddiqui]

AoA,inside the module...(i'm working in vhdl)

Sir, meestal in verilog ik heb gezien eerste $ scherm
in de module ... (ik werk in VHDL)

Ik eigenlijk ook Wanto tik op de interne en externe signalen en registreren output van mijn aangepaste CPU (in VHDL testen op modelsim 5,7 Xilinx aangepaste editie) en log ze in het dossier, voor belangrijke procesor Intructions.

moet ik schrijven "inloggen" procedure in de kant van de controle-eenheid-code (het maken van rommel) - is een deel ...
en opmerkingen toevoegen als
Code:

- Synopsis synthese vertaling uit

 

[echo47]

Door het gebruik van hiërarchische signaal namen kan uw proefbank toegang tot elk van de signalen van uw ontwerp, en vervolgens weergeeft, meldt ze, wat dan ook.Maar een of andere manier voel ik dat is niet het antwoord dat u nodig hebt.

Heb je dit ontdekt opgemaakte tekst output methode?Het is niet printf, maar het is beter dan niets:
write (some_file_handle, real'IMAGE (some_real_variable) & string '( "een tekst") & time'IMAGE (some_time_variable) & LF);

 

[bibo1978]

Ik denk dat je kan ook gebruik maken van de modelsim zich aan uw code, volgen met behulp van virtuele functie en virtuele signalen.dit is soms geschikt, maar ik weet niet of dit geschikt is voor uw situatie.