tijdens CPLD Programing

[vaf20]

hi my friends
Een fundamentele vraag komt naar mijn mening .... zou iemand mij alstublieft vertellen meer overduring CPLD programming for all of pins included: IO JTAG VCCINT VCCIO GND

accurate timing en voltage niveau
tijdens CPLD programmering voor alle pinnen inbegrepen: IO JTAG VCCINT VCCIO GND

 

[farhada]

Hoi,
IO wordt intern opgetrokken in normale gevallen (voor Xilinx zeker) met een 100k ohm, dus de spanning leve hangt af van hoe de CPLD pennen zijn gebruikt.

JTAG, zou je in staat om de ifnromation gemakkelijk vinden op de datasheets.

VCCINT en VCCIO, ASO worden gecontroleerd door de gebruiker, het is je ontwerp en je moet in staat zijn om het niveau ideintify, als alles OK is, moet u geen veranderingen op te zien.

GND moet dezelfde zijn.

BR,
/ Farhad

 

[vaf20]

TXN lieve Farhad
Ik weet het, maar ik bedoel juist tijdstip en het niveau ... veronderstel TDI in JTAG die bitstream bestand uitvoeren door middel van het als u weet, dus is er spanning op de veranderende TDI ... am i right? ... hoe zit het TCK of andere pinnen ?
tnx vooruit

 

[farhada]

Geachte Vaf20,
Het niveau op de JTAG signalen hangt af van de JTAG apparaat dat u gebruikt en hoe je macht dat apparaat.

De frequentie is ook sterk afhankelijk van de JTAG-apparaat.Ik denk niet dat je kunt zeggen een algemeen tijdschema voor alle apparaten.

Ik heb een aantal documenten over de relatie tussen de verschillende JTAG signalen, zal ik stuur het zodra ik het te vinden.

BR,
/ Farhad