testpin <= klok; niet werkt

[buenos]

hoi

Ik zou verwachten dat een signaal te wisselen op de proef pin output:
testpin <= klok; (VHDL)
maar het is een constante hoge logica, waar de klok-ingang aan de FPGA is afkomstig uit een oscillator, ik heb gemeten en haar OK / wisselen.

 

[FVM]

Afhankelijk van de plaats waar het is geplaatst in de entiteit.Als de overdracht is onvoorwaardelijk, je
hebt gelijk.

 

[buenos]

Het is in het midden van de logica, tussen het begin en einde van de architectuur.

waarom zij er niet aan de klok op de uitgang?Toegevoegd na 7 minutenh, en het is niet in een proces.is het een probleem?
eerder met Xilinx ik altijd deed dit, nu met Actel mogen niet worden anders?

 

[shanmugaveld]

indien zij zich aan de binnenkant van de klok gevoeligheid proces en verandering met betrekking tot positieve klok rand de o / p zal altijd hoog ..

 

[buenos]

kan je meer gedetailleerd zijn?Daarom zal het altijd hoog?

Ik heb geprobeerd zonder processen, en ook binnen een proces gevoelig voor klok.Toegevoegd na 1 uur 6 minuten:als ik het selectievakje EDN bestand, lijkt het niet toewijzen van een IO buffer voor deze pinnen.waarom?

voor een ander signaal:
(haven fpga_test2 (richting OUTPUT))
...
Zo fpga_test2_pad (viewRef Prim (cellRef OUTBUF (libraryRef PA3)))

voor dit signaal:
(haven fpga_test10 (richting INPUT))
Ik ben het rijden met een klok, maar dit moet geen ingang.

 

[buenos]

shanmugaveld schreef:
"Indien zij zich aan de binnenkant van de klok gevoeligheid proces en verandering met betrekking tot positieve klok rand de o / p zal altijd hoog .."

Waarom is het zo duidelijk?waarom is het hoog?gelieve enige uitleg ook.

 

[vvanders]

Ik denk dat dat
komt omdat de enige keer dat de output wordt bijgewerkt wanneer de klok hoog is (stijgende rand).

 

[buenos]

je bedoelt kloksnelheid de output klok signaal met zichzelf?
dit is niet zo dat ik heb gedaan.

te maken interessant, ik heb enkele wijzigingen:
2 klok ingangssignalen (2 onboard oscillatoren: 66mhz, 32 kHz) zijn naar testpin uitgangen zonder processen.clk1 (66mhz) is kloksnelheid onchip flipflops ook clk2 wordt niet gebruikt op-chip.clk2 kan worden gemeten op de testpin, terwijl clk1 output stucked hoog.
ja soms routes signalen uitgangen,
maar soms ook niet ?????is mijn chip gebroken?Actel proasic3.