Testbench in VHDL

[ehsan_iut]

Hoi
Ik
heb geschreven een testbench voor mijn ontwerp in VHDL, maar ik weet niet hoe om toegang te krijgen tot de interne signalen van mijn TU Delft.Is het mogelijk, of we kunnen alleen toegang hebben tot de havens?Zo ja, kunt u me helpen met de syntax.

ps: ik wil schrijven ze in het bestand.

 

[lordsathish]

die simulator gebruik je ...?
In modelsim kunt u signalen in het ontwerp tot de golfvorm ...

 

[avimit]

U kunt gebruik maken van
'init_signal_spy' als u modelsim.
Dit zal u toelaten om toegang te krijgen tot de interne signalen van uw testbench, en dan kunt u schrijven ze in een bestand.
voor de volledige syntaxis modelsim zie handleiding of zoeken in Google voor 'init_signal_spy'
KR,
Avi
http://www.vlsiip.com

 

[ehsan_iut]

Ik gebruik ISE simulator.Is er zoiets?