testbank generatie voor filter design

[HWB]

Hallo!

Ik ben op dit moment het ontwerpen van een eenvoudige FIR-filter voor Spartan3 met ISE en ModelSim.
Het filter is verbonden met de buitenwereld door een IIS-interface.Helaas heb ik geen Simulink hier beschikbaar, zodat de simulatie van de ontwerp rechtstreeks met de meegeleverde audio-gegevens is niet mogelijk.

Is er een manier om een bestand te genereren uit een testbank. Wav of ten minste te genereren sine ruis met een redelijke inspanningen?
Alle andere ideeën over hoe ik kan controleren of de gegevens van het ontwerp met audio?

Bij voorbaat dank voor uw hulp!

Holger

 

[nand_gates]

Hier is een manier om de filter te testen ur FIR ...
1.Ontvang VHDL of Verilog-code voor FIR filter klaar.
2.Genereer data bestand voor (sinus ruis) met behulp van C of een andere scripting-bestand.
Dit kun je doen in C simpelweg als volgt ..
for (i = 0; i <MAX_DATA_POINTS; i ) (
data = sinus (i) rand ();
fprintf (data_file, "x% ,32 \ n", data);
)

U kunt genereren sine ruis in Verilog testbank ook rechtstreeks
je moet schrijven sine ur verilog-functie voor ...
data = sinus (i) $ random;
3.In ur Verilog / VHDL proefbank te lezen waarde voor de gegevens uit data-bestand en
toe te passen op FIR filter input elke klok!Hoop dat dit helpt ..

 

[steshenko]

Meestal gebruiken we SystemView filter voor modellering.Na deze test genereren we vector en verbinding te maken met Aldec model software

 

[voetbal]

probeer www.opencore.com voor uw requirment.

 

[HWB]

Hallo!

Sorry voor het niet beantwoorden van een dergelijke lange tijd, maar ik ben druk bezig geweest met een aantal andere projecten.

Vandaag heb ik de kans gehad om te proberen VHDL nand_gates 'Tip van het schrijven van de sinus stimulus direct in en het werkt prima.
Het enige probleem dat ik heb is dat ik met behulp van design en mijn ModelSim Starter is te groot voor de simulatie zonder vertraagd

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />

.Dus routing aantal interne signalen en het doen van de pinnen debuggen met de logic analyzer is veel productiever dan met behulp van de simulatietool.

Zoals ik gewend ben om te werken met Matlab / Simulink Ik heb ook een evaluatie versie gedownload van Xilinx System Generator en probeer deze aanpak.

@ Voetbal: Ik weet al OpenCores.com, maar ik was niet in staat om het probleem te vinden van een Project helpt die mij met mijn.

Holger